JPH0216574B2 - - Google Patents

Info

Publication number
JPH0216574B2
JPH0216574B2 JP58065149A JP6514983A JPH0216574B2 JP H0216574 B2 JPH0216574 B2 JP H0216574B2 JP 58065149 A JP58065149 A JP 58065149A JP 6514983 A JP6514983 A JP 6514983A JP H0216574 B2 JPH0216574 B2 JP H0216574B2
Authority
JP
Japan
Prior art keywords
layer
oxide layer
nitride
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58065149A
Other languages
English (en)
Other versions
JPS59130446A (ja
Inventor
Chingu Yuu Fuangu Robaato
Ii Chuu Kangu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Japan Inc
Original Assignee
Yokogawa Hewlett Packard Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Hewlett Packard Ltd filed Critical Yokogawa Hewlett Packard Ltd
Publication of JPS59130446A publication Critical patent/JPS59130446A/ja
Publication of JPH0216574B2 publication Critical patent/JPH0216574B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves

Landscapes

  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

【発明の詳細な説明】 電気絶縁層は、デイスクリートの半導体装置や
集積回路の両方にとつて、特に必要とされるもの
であり、本発明は、半導体材料の酸化による局所
絶縁層の製造方法に関する。
シリコンの局所酸化（LOCOS）（選択的酸化）
（以下ロコスという）は大規模集積回路（以下
LSIという）用に広く利用されている。その理由
として幾つかの利点、つまり表面の平坦性の向
上、集積密度の向上、標準のLSI工程との適合性
等がある。しかし従来のロコス法によりシリコン
酸化物絶縁層を形成した場合、シリコン酸化物の
端部にいわゆるバード・ビーク（birds beak）
状の構造（鳥のくちばし状の構造）が現われる。
この構造は、シリコンの酸化が行なわれる２個の
領域間にできる非絶縁通路の幅を小さくする。通
路幅の減小は、半導体装置の寸法を極小化する超
LSIの製造にとつて大きな障害である。このよう
に、バード・ビーク構造のない半導体の製造は、
将来のプロセスや小型半導体技術にとつて基本的
な課題であつた。
従来、酸化物厚膜を成長させながらかつバー
ド・ビーク構造を小さくあるいは皆無にしようと
する方法が試みられた。その例は、IBM
Technical Disclosure Bulletin、Vol.22.No.11
（Apr.1980）頁5148−51；米国特許第4292156
号；米国特許出願番号第276395号等に記載されて
いる。しかしながらこれらの方法は、特にメサ部
や島部の周囲でのエツジ・デイスロケーシヨン
（dislocation）に基づく欠陥を発生しやすいこと
が知られている。これらの欠陥は、各方法に用い
られる構造に直接関係し、その構造に起因するも
のである。
本発明は、酸化物厚膜を成長させつつバード・
ビーク構造の発生を防止し、且つ欠陥を生じさせ
る工程や構造を持たない新規な絶縁技術を提供す
るものである。この方法は、何等マスク工程を加
えることなく、標準の超LSI製造工程に適合でき
る。最終構造は、メサ部を横切つて平坦な表面を
持ち、そしてメサ部は比較的厚い酸化膜で分離さ
れている。
本発明の実施例によれば、半導体表面を酸化す
るが、バード・ビーク構造を発生させずかつロコ
ス方と較べ別の欠点を持たらすことのない製造方
法が提供される。半導体基板のある位置に、せり
上つた側壁を持つメサ領域を形成し、同時にその
メサ領域の周囲に堀部を形成し、酸化用のモール
ドを作る。メサ領域の側壁、局所台地および側壁
からのある地点までは、下部にある基板を酸化さ
せないため、一連のマスク層により覆われる。
低圧化学蒸着（LPCVD）により形成された酸
化シリコン層（SiO2）が、第２シリコン窒化物
上に、メサ端部の周囲の窒化物をエツチングする
ためのマスクとして使用される。酸化物及び窒化
物の異方性プラズマエツチングの後、第２の窒化
物フイルムがメサ端部を覆い、そしてそのフイル
ムは酸化物の厚さと同じ数値の幅まで延びてい
る。モールドの非マスク部分はバード・ビーク構
造のない局所酸化層を作るために酸化される。
この方法を実施するには、従来のLSI製造技術
だけが用いられる。この構造によれば、酸化に起
因する応力の大きさは従来の局所酸化方法の場合
に生ずる応力と同じである。本発明による絶縁技
術によつて酸化物厚膜を成長させることができ、
しかもメサ領域の周囲のエツジ・デイスロケーシ
ヨンに基づく欠陥を引き起こす方法や構造は含ま
ない。さらに本発明による構造はメサ領域の側壁
を厳密に垂直にする必要はなく、また第２窒化物
フイルムの厚さを薄くでき、さらに窒化物フイル
ムのオーバー・エツチをある程度許容することが
できる。その結果、これまでの方法と較べ、再生
産効率が高くしかも高信頼の装置や回路が得られ
る。
以下図面を参照しつつ本発明を詳細に説明す
る。
第１Ａ図〜第１Ｌ図は本発明の一実施例による
半導体製造方法の工程図である。第１Ａ図（基板
をプラズマエツチングした後の状態を示す）にお
いて、シリコン基板１００上にパツド層１３０が
形成される。この層は、応力除去された酸化物層
（SRO：STRESS RELIEF OXIDE）であり、
乾燥雰囲気中で1000℃で熱的に成長させ、そして
20分間窒素で熱処理することにより形成される。
マスク層１２０は、NH3とSiH2Cl2の容量比が４
対１、800℃で低圧化学蒸着（LPCVD）された
シリコン窒化物（Si3N4）膜であり、第1SRO層
１３０の上に形成される。SRO層１３０の層厚
は約300〜400Åで、第１窒化物層１２０の層厚は
1000〜1500Åである。ポジフオトレジスト層１１
０は図示された通り第１窒化物層１２０上に形成
される。第１窒化物層１２０と第1SRO層１３０
は、基板１００の領域１０１上から除去される。
これは例えばヘリウム雰囲気中で、C2F2のよう
なフツ化炭素ガスを用いたプラズマエツチングに
より除去される。次いで基板１００中に堀部１０
３が形成され、メサ領域１０４上に第１窒化物層
１２０、第1SRO層１３０及びフオトレジスト層
１１０が残される。なおここで、堀部１０３はオ
ーバーハング（張出し部）を持たず、メサ領域１
０４との境界は垂直である。堀部１０３は基板の
初期表面１０２よりその内部に向つて、10％ヘリ
ウムを伴うCCl4を用いた異方性プラズマエツチ
ングを利用して蝕刻形成される。メサ領域１０４
の側壁１０５は垂直に図示されているが、実際の
工程においては、若干傾斜を持たせてもよい。堀
部１０３は約0.2μｍの深さにまで蝕刻される。Ｎ
MOSプロセスの場合には、堀部１０３を蝕刻
したのち、ボロンによるチヤンネルストツプが植
え込みされる。
図１Ｂは、フオトレジスト・マスク層１１０を
次のマスキングのため除去したものであり、第１
窒化物層１２０と第1SRO層１３０がメサ領域１
０４上に残つている。
図１Ｃは、基板１００の露出表面とメサ領域１
０４の側壁１０５上に成長した第2SRO層１４０
を示す。第2SRO層１４０は通常250〜350Åの層
厚である。
図１Ｄは、基板１００の全面、即ち第１窒化物
層１２０、第1SROパツデイング層１３０、第
2SROパツデイング層１４０を被覆する第２窒化
物マスク層１５０を示す。即ちメサ領域１０４と
堀部１０３が第２窒化物マスク層１５０により覆
われる。この第２窒化物層１５０は通常約250Å
の層厚である。なお注意しなければならないの
は、図面では区別して示しているが、第1SRO層
１３０、第2SRO層１４０、第１窒化物層１２
０、および第２窒化物層１５０は実際には一体と
なつてしまう。
図１Ｅは、通常、低圧化学蒸着により形成した
酸化物層（LPCVD SiO2）１６０を示す。この
酸化物層１６０は、例えばN2O対SiH2Cl2の容積
比が２対１、925℃で蒸着する。通常、この層厚
は2000Åである。
図１Ｆで、酸化物層１６０、第２窒化物層１５
０及び第2SRO層１４０の各層は、異方性プラズ
マエツチングされる。この工程は25％ヘリウムを
伴なうC2F6を用いた強い一方向性プラズマエツ
チにより行なわれる。ここで第2SRO層１４０お
よび第２窒化物層１５０は、酸化物層１６０の厚
さにほぼ等しい幅１６７だけ場領域１６５に残
る。しかし実際には、場領域１６５へ伸びた幅１
６７は、第2SRO層１４０及び第２窒化物層１５
０の各層厚のため、若干酸化物層１６０の層厚よ
り大きくなる。いずれにしても酸化物層１６０の
層厚が幅１６７の長さを制御する。このように、
第２窒化物層１５０及び第2SRO層１４０上に酸
化物層１６０を加えることにより、メサ領域１０
４の側壁１０５からの幅１６７だけ第２窒化物層
１５０及び第2SRO層１４０を残して異方性エツ
チングすることが可能となる。よつてこの構造に
後続工程を施こす場合、メサ領域１０４には一切
応力が加わらなくなる。なおここで特筆すべきこ
とは、酸化物層１６０、第２窒化物層１５０、お
よび第2SRO層１４０を過度にエツチングした場
合、場領域１６５へ伸びた１５０，１４０の幅１
６７は小さくなり、またマスク層をさらに被着し
た場合、その幅は大きくなることである。
そして、図１Ｇに示されるように、酸化物層１
６０を、例えば、NH4F：H2O：HFの容量比が
５：４：１とした湿式エツチングにより、除去す
る。
図１Ｈは、堀部１０３中に成長した酸化物層１
７０を示す。シリコン基板の場合、その酸化物
（SiO2）は、湿つた蒸気雰囲気中で900℃で成長
させることができる。次に窒化物層１２０，１５
０は、図１Ｉで示すように除去される。シリコン
窒化物からなるマスクを除去するためには、リン
酸中で80分間沸騰させれば十分である。酸化物層
１７０に溝部１７５が現われ、これはメサ領域１
０４の側壁１０５から第２窒化物マスク１５０を
除去した部分に現われる。この溝部１７５は、図
１Ｊに示すように、N2O：SiH2Cl2の容量比２：
１、温度925℃で酸化物層１８０を形成すること
により埋められる。次に酸化物層１８０は、25％
のヘリウムを伴なうC2F2を用い、図１Ｋに示す
ように再度プラズマエツチングされる。このプラ
ズマエツチングでSRO層１３０，１４０を除去
することもできる。しかしながら、これらの
SRO層および酸化物層１８０の最後の300〜400
Åの部分については、C2F6プラズマによるメサ
領域１０４の上面１９０の汚染を防止するため、
NH4F：H2O：HFの容量比を５：４：１とした
湿式エツチングによる除去を行つた方が有益であ
る。
このようにして、バード・ビーク構造を含まな
い構造を、欠陥を発生するような構造を持つこと
なく製造することができる。つまり本発明では、
新規に比較的厚膜の酸化物１６０を形成すること
により、製造過程で応力がメサ領域１０４の側壁
に対してかかることを防止するからである。
第２図は本発明の他の実施例による半導体製造
方法の工程図である。図２Ａから図２Ｆまでの工
程は、第１図の場合の図１Ａから図１Ｆまでの工
程と同一である。しかしこの実施例の場合、第２
Ｇ図に示すように酸化物層１６０は、酸化物１７
０を形成する間も、側壁１０５上に残つたままで
ある。第２Ｇ図に示すように酸化物層１６０は新
しい形１６０′になり、溝部１７５′を埋める役割
を果たしている。従つて図１Ｊのように酸化物層
１８０を形成する必要は生じない。図２Ｈの場合
のプラズマエツチング、そして図２Ｉの場合の湿
式エツチングは、それぞれ図１Ｋおよび１Ｌで行
なわれたように、SRO層１３０の除去を行う上
で好適である。微細な溝部１７５′が残るが、メ
サ領域１０４の側壁１０５からは離れており、ま
た微細であるため、それを埋める必要はない。
【図面の簡単な説明】
第１Ａ図から第１Ｌ図は本発明の一実施例によ
る半導体製造方法の工程図、第２Ａ図から第２Ｉ
図は本発明の他の実施例による半導体製造方法の
工程図である。 １００：半導体基板、１０４：メサ領域、１０
３：堀部、１０５：側壁、１１０：フオトレジス
ト層、１２０：マスク層、１３０：パツド層、１
６０：酸化物層、１４０：酸化物層、１５０：窒
化物層。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板１００の表面上に第１酸化物層１
    ３０を形成する工程と、前記第１酸化物層１３０
    上に第１窒化物層１２０を形成する工程と、前記
    第１窒化物層１２０上に選択的にマスク１１０を
    形成する工程と、前記マスク１１０により覆われ
    ていない前記第１酸化物層１３０および前記第１
    窒化物層１２０の部分を除去する工程と、前記マ
    スク１１０によつて覆われていない前記基板部分
    をエツチングして前記基板と同一平面の上部平面
    を有するメサ領域１０４と該メサ領域の周囲に堀
    部１０３とを形成する工程と、前記マスク１１０
    を除去する工程と、前記第１窒化物層１２０によ
    つて覆われていない前記基板の表面上に第２酸化
    物層１４０を形成する工程と、前記第１酸化物層
    １３０、第１窒化物層１２０および第２酸化物層
    １４０上に第２窒化物層１５０を形成する工程
    と、前記第２窒化物層１５０上に第３酸化物層１
    ６０を形成する工程と、前記第３酸化物層１６
    ０、第２窒化物層１５０、第２酸化物層１４０を
    エツチングしてこれらを前記メサ領域１０４の側
    壁部を含み該側壁部から前記第３酸化物層１６０
    の層厚にほぼ等しい距離１６７だけ前記堀部１０
    ３の一部表面上に残す工程と、前記基板の露出表
    面を酸化して第４酸化物層１７０を形成する工程
    と、前記メサ領域１０４上の物質および前記第４
    酸化物層１７０の上表面を除去して前記メサ領域
    １０４の上表面を露出させると共に前記メサ領域
    １０４の上表面と実質的に平行な第４酸化物層１
    ７０の上表面を作る工程とを有する半導体装置の
    製造方法。
JP58065149A 1982-05-20 1983-04-13 半導体装置の製造方法 Granted JPS59130446A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/380,195 US4398992A (en) 1982-05-20 1982-05-20 Defect free zero oxide encroachment process for semiconductor fabrication
US380195 1982-05-20

Publications (2)

Publication Number Publication Date
JPS59130446A JPS59130446A (ja) 1984-07-27
JPH0216574B2 true JPH0216574B2 (ja) 1990-04-17

Family

ID=23500276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58065149A Granted JPS59130446A (ja) 1982-05-20 1983-04-13 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4398992A (ja)
JP (1) JPS59130446A (ja)
DE (1) DE3317222A1 (ja)
GB (1) GB2121602B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL187373C (nl) * 1982-10-08 1991-09-02 Philips Nv Werkwijze voor vervaardiging van een halfgeleiderinrichting.
NL8401711A (nl) * 1984-05-29 1985-12-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin plaatselijk een verzonken oxidelaag is aangebracht.
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4909897A (en) * 1986-06-17 1990-03-20 Plessey Overseas Limited Local oxidation of silicon process
US4729816A (en) * 1987-01-02 1988-03-08 Motorola, Inc. Isolation formation process with active area protection
US5236870A (en) * 1987-03-12 1993-08-17 Fuji Xerox Co., Ltd. Method of making a semiconductor integrated circuit utilizing insulators which react distinctly from each other
US4923563A (en) * 1987-06-15 1990-05-08 Ncr Corporation Semiconductor field oxide formation process using a sealing sidewall of consumable nitride
JPH03156927A (ja) * 1989-10-24 1991-07-04 Hewlett Packard Co <Hp> アルミ・メタライゼーションのパターン形成方法
US5242854A (en) * 1990-04-02 1993-09-07 National Semiconductor Corporation High performance semiconductor devices and their manufacture
US5246537A (en) * 1992-04-30 1993-09-21 Motorola, Inc. Method of forming recessed oxide isolation
KR960005553B1 (ko) * 1993-03-31 1996-04-26 현대전자산업주식회사 필드산화막 형성 방법
KR970003731B1 (ko) * 1993-10-14 1997-03-21 엘지반도체 주식회사 반도체 장치의 소자 격리막 제조방법
US5470783A (en) * 1994-06-06 1995-11-28 At&T Ipm Corp. Method for integrated circuit device isolation
US5554560A (en) * 1994-09-30 1996-09-10 United Microelectronics Corporation Method for forming a planar field oxide (fox) on substrates for integrated circuit
US5612248A (en) * 1995-10-11 1997-03-18 Micron Technology, Inc. Method for forming field oxide or other insulators during the formation of a semiconductor device
US5712186A (en) * 1996-06-12 1998-01-27 Micron Technology, Inc. Method for growing field oxide to minimize birds' beak length
US6090686A (en) * 1997-06-18 2000-07-18 Lucent Technologies, Inc. Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same
JP3875455B2 (ja) * 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
US20090184402A1 (en) * 2008-01-22 2009-07-23 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner.

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
FR2476912A1 (fr) * 1980-02-22 1981-08-28 Thomson Csf Procede d'isolement des interconnexions de circuits integres, et circuit integre utilisant ce procede
JPS56140642A (en) * 1980-04-01 1981-11-04 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS5735348A (en) * 1980-08-13 1982-02-25 Nec Corp Manufacturing method of semiconductor device
US4333964A (en) * 1980-09-15 1982-06-08 General Electric Company Method of making integrated circuits
US4333965A (en) * 1980-09-15 1982-06-08 General Electric Company Method of making integrated circuits
GB2101399A (en) * 1981-06-22 1983-01-12 Hewlett Packard Co Local oxidation of semiconductor material
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits

Also Published As

Publication number Publication date
GB2121602A (en) 1983-12-21
JPS59130446A (ja) 1984-07-27
DE3317222A1 (de) 1983-11-24
GB8302558D0 (en) 1983-03-02
GB2121602B (en) 1986-07-02
US4398992A (en) 1983-08-16

Similar Documents

Publication Publication Date Title
JPH0216574B2 (ja)
JPS6340337A (ja) 集積回路分離法
US4755477A (en) Overhang isolation technology
JPS6266647A (ja) 酸化物分離領域の形成方法
JPS59115538A (ja) 集積回路の製造方法
JPS6175540A (ja) 集積回路の製法
JPH04127433A (ja) 半導体素子分離領域の形成方法
JPS63107119A (ja) ステップ絶縁層を有する集積回路の製造方法
JPS63299144A (ja) パッド用酸化保護層でシールされたインターフェイス分離方法
JPH0628282B2 (ja) 半導体装置の製造方法
KR0140655B1 (ko) 반도체 장치의 소자 분리방법
JPH0555361A (ja) 半導体装置及びその製造方法
JPH04150030A (ja) 半導体装置の製造方法
JPH07111288A (ja) 素子分離の形成方法
JPS63204746A (ja) 半導体装置の製造方法
JPH079930B2 (ja) 半導体装置の製造方法
JPS5854651A (ja) 半導体装置の製造方法
JPH11135608A (ja) 半導体装置の製造方法
JPS5931215B2 (ja) 絶縁層の形成方法
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
KR0167600B1 (ko) 반도체 장치의 소자 분리 방법
JP3000130B2 (ja) 半導体装置の製造方法
US6780774B2 (en) Method of semiconductor device isolation
JPS60101947A (ja) 半導体装置の製造方法
JPH05218193A (ja) 半導体装置の製造方法