JPS63107225A - 相補型インバ−タ回路 - Google Patents
相補型インバ−タ回路Info
- Publication number
- JPS63107225A JPS63107225A JP61253100A JP25310086A JPS63107225A JP S63107225 A JPS63107225 A JP S63107225A JP 61253100 A JP61253100 A JP 61253100A JP 25310086 A JP25310086 A JP 25310086A JP S63107225 A JPS63107225 A JP S63107225A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- inverter
- signal
- input terminal
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型インバータ回路に関する。
従来、この種のインバータ回路は、第５図に示すように
、ＰチャンネルＭＯ３）ランジスタＱ２、とＮチャンネ
ルＭＯＳトランジスタＱＮ＋とで構成される。このイン
バータ回路の動作応答時間は各トランジスタのサイズ及
び出力端子ＯＵＴに接続される負荷の容量によって決定
される。
、ＰチャンネルＭＯ３）ランジスタＱ２、とＮチャンネ
ルＭＯＳトランジスタＱＮ＋とで構成される。このイン
バータ回路の動作応答時間は各トランジスタのサイズ及
び出力端子ＯＵＴに接続される負荷の容量によって決定
される。
しかしながら、このようなインバータ回路では、トラン
ジスタの能力及び出力端子に接続される負荷の容量によ
って応答時間が一律に決定されてしまい、応答時間の調
整が不可能である。
ジスタの能力及び出力端子に接続される負荷の容量によ
って応答時間が一律に決定されてしまい、応答時間の調
整が不可能である。
本発明の相補型インバータ回路は第１の信号をゲート入
力とするインバータのトランジスタのドレインと電源と
の間に第２の信号をゲート入力とする第１のトランジス
タと前記インバータのトランジスタと共通なゲートを有
する第２のトランジスタとを直列接続し前記第２の信号
により前記インバータのスレッショールドレベルを変化
させる構成である。
力とするインバータのトランジスタのドレインと電源と
の間に第２の信号をゲート入力とする第１のトランジス
タと前記インバータのトランジスタと共通なゲートを有
する第２のトランジスタとを直列接続し前記第２の信号
により前記インバータのスレッショールドレベルを変化
させる構成である。
次に、本発明の実施例について図面を参照して説明する
。
。
本発明の一実施例を示す第１図及び第２図を参照すると
、ＰチャンネルＭＯＳ）−ランジスタＱｐ＋及びＮチャ
ンネルＭＯＳトランジスタＱＮＩより構成される第１の
インバータに直列接続のＰチャンネルＭＯＳ）ランジス
タＱＰ２１ ＱＰ３を接続し、トランジスタＱＰ３のゲ
ートを第１のインバータの１〜ランジスタＱｐｚと共通
にし、トランジスタＱＰ２のゲートをデータ入力端子Ｂ
として、第１のインバータの出力にはさらに第２及び第
３のインバータを接続している。第２のインバータはＰ
チャンネルＭＯＳトランジスタＱＰ４及びＮチャンネル
ＭＯＳトランジスタＱＮ２より構成される。また、第３
のインバータはＰチャンネルＭＯＳ）ランジスタＱｐ５
及びＮチャンネルＭＯＳトランジスタＱＮ３より構成さ
れる。
、ＰチャンネルＭＯＳ）−ランジスタＱｐ＋及びＮチャ
ンネルＭＯＳトランジスタＱＮＩより構成される第１の
インバータに直列接続のＰチャンネルＭＯＳ）ランジス
タＱＰ２１ ＱＰ３を接続し、トランジスタＱＰ３のゲ
ートを第１のインバータの１〜ランジスタＱｐｚと共通
にし、トランジスタＱＰ２のゲートをデータ入力端子Ｂ
として、第１のインバータの出力にはさらに第２及び第
３のインバータを接続している。第２のインバータはＰ
チャンネルＭＯＳトランジスタＱＰ４及びＮチャンネル
ＭＯＳトランジスタＱＮ２より構成される。また、第３
のインバータはＰチャンネルＭＯＳ）ランジスタＱｐ５
及びＮチャンネルＭＯＳトランジスタＱＮ３より構成さ
れる。
この構成において、データ入力端子Ｂに論理レベル“１
パの信号が入力されトランジスタＱ２□がオフの時、デ
ータ入力端子Ａに論理レベル゛′０″′の信号を入力す
ると、トラジスタＱＰＩがオン状態にかつトランジスタ
ＱＮＩがオフ状態になり、０点での出力波形は第２図（
ａ＞に示すようになる。
パの信号が入力されトランジスタＱ２□がオフの時、デ
ータ入力端子Ａに論理レベル゛′０″′の信号を入力す
ると、トラジスタＱＰＩがオン状態にかつトランジスタ
ＱＮＩがオフ状態になり、０点での出力波形は第２図（
ａ＞に示すようになる。
その時、入力端子Ａから出力端子ＯＵＴまでの時間は１
１となる。一方、データ入力端子Ｂに論理レベル“０”
の信号が入力されトランジスタＱＰ２がオンの時、デー
タ入力端子Ａに論理レベル゛°Ｏ゛′の信号を入力する
と、トランジスタＱＰＩ、 ＱＰ２１Ｑｐｓがすべてオ
ン状態、かつトランジスタＱＮＩはオフ状態となり、０
点での出力波形は第２図（ｂ）のようになる、この時、
入力端子Ａから出力端子ＯＵＴまでの時間はｔ、より短
いｔ２となる。このように、入力端子Ｂの論理レベル信
号により入力端子Ａをゲートとする第１のインバータの
スレッショールドレベルを変化させ、このインバータの
応答時間を変えることができる。
１となる。一方、データ入力端子Ｂに論理レベル“０”
の信号が入力されトランジスタＱＰ２がオンの時、デー
タ入力端子Ａに論理レベル゛°Ｏ゛′の信号を入力する
と、トランジスタＱＰＩ、 ＱＰ２１Ｑｐｓがすべてオ
ン状態、かつトランジスタＱＮＩはオフ状態となり、０
点での出力波形は第２図（ｂ）のようになる、この時、
入力端子Ａから出力端子ＯＵＴまでの時間はｔ、より短
いｔ２となる。このように、入力端子Ｂの論理レベル信
号により入力端子Ａをゲートとする第１のインバータの
スレッショールドレベルを変化させ、このインバータの
応答時間を変えることができる。
上述した実施例においては、ＰチャンネルＭＯＳトラン
ジスタＱＰ２１ ＱＰ３を使用しているが、第３図に示
すように、トランジスタＱＰ２をＮチャンネルＭＯＳト
ランジスタＱＮ４に代替えすることも可能である。また
、第４図に示すように、ＮチャンネルＭＯＳ）ランジス
タＱＮ５１ ＱＮ６の直列つなぎを第１のインバータの
出力に接続しても同様に実施できる。
ジスタＱＰ２１ ＱＰ３を使用しているが、第３図に示
すように、トランジスタＱＰ２をＮチャンネルＭＯＳト
ランジスタＱＮ４に代替えすることも可能である。また
、第４図に示すように、ＮチャンネルＭＯＳ）ランジス
タＱＮ５１ ＱＮ６の直列つなぎを第１のインバータの
出力に接続しても同様に実施できる。
なお、第２及び第３のインバータは波形なまり補正及び
波形立上り、立下り時間調整のために設けてあり省略す
ることもできる。また、第１図。
波形立上り、立下り時間調整のために設けてあり省略す
ることもできる。また、第１図。
第“３図、第４図中、ＶＣ，Ｖ、は電源である。
以上説明したように本発明によれば、インバータに並列
に付加した直列接続トランジスタを制御することにより
、インバータの応答時間を変えることができる。
に付加した直列接続トランジスタを制御することにより
、インバータの応答時間を変えることができる。
第１図は本発明の一実施例を示す構成図、第２図は動作
波形図、第３図及び第４図は本発明の他の実施例を示す
構成図、第５図は従来の一例を示す構成図である。 Ｑｐ１〜Ｑｐｓ・・・ＰチャンネルＭＯＳトランジスタ
、ＱＮＩ〜ＱＮ６・・・ＮチャンネルＭＯＳトランジス
タ、Ａ、Ｂ・・・データ入力端子、ＯＵＴ・・・出力端
子。 芽 １ 回 （ａ） Ｃ１，、） 亭 ２ 圀 竿３ 凹 詮 ギ４ 面 ｔ 某５１！ｒ
波形図、第３図及び第４図は本発明の他の実施例を示す
構成図、第５図は従来の一例を示す構成図である。 Ｑｐ１〜Ｑｐｓ・・・ＰチャンネルＭＯＳトランジスタ
、ＱＮＩ〜ＱＮ６・・・ＮチャンネルＭＯＳトランジス
タ、Ａ、Ｂ・・・データ入力端子、ＯＵＴ・・・出力端
子。 芽 １ 回 （ａ） Ｃ１，、） 亭 ２ 圀 竿３ 凹 詮 ギ４ 面 ｔ 某５１！ｒ
Claims (4)
- （１）第１の信号をゲート入力とするインバータのトラ
ンジスタのドレインと電源との間に第２の信号をゲート
入力とする第１のトランジスタと前記インバータのトラ
ンジスタと共通なゲートを有する第２のトランジスタと
を直列接続し前記第２の信号により前記インバータのス
レッショールドレベルを変化させることを特徴とする相
補型インバータ回路。 - （２）前記第１のトランジスタ及び前記第２のトランジ
スタがＰチャンネルＭＯＳトランジスタであることを特
徴とする特許請求の範囲第１項記載の相補型インバータ
回路。 - （３）前記第１のトランジスタがＮチャンネルＭＯＳト
ランジスタであり、かつ前記第２のトランジスタがＰチ
ャンネルＭＯＳトランジスタであることを特徴とする特
許請求の範囲第１項記載の相補型インバータ回路。 - （４）前記第１のトランジスタ及び前記第２のトランジ
スタがＮチャンネルＭＯＳトランジスタであることを特
徴とする特許請求の範囲第１項記載の相補型インバータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253100A JPS63107225A (ja) | 1986-10-23 | 1986-10-23 | 相補型インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253100A JPS63107225A (ja) | 1986-10-23 | 1986-10-23 | 相補型インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107225A true JPS63107225A (ja) | 1988-05-12 |
Family
ID=17246488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253100A Pending JPS63107225A (ja) | 1986-10-23 | 1986-10-23 | 相補型インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016069A1 (fr) * | 1989-06-12 | 1990-12-27 | Kabushiki Kaisha Toshiba | Dispositif memoire a semi-conducteur |
-
1986
- 1986-10-23 JP JP61253100A patent/JPS63107225A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016069A1 (fr) * | 1989-06-12 | 1990-12-27 | Kabushiki Kaisha Toshiba | Dispositif memoire a semi-conducteur |
| US5258958A (en) * | 1989-06-12 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5321655A (en) * | 1989-06-12 | 1994-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5450361A (en) * | 1989-06-12 | 1995-09-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device having redundant memory cells |
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