JPH0358622A - 入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発門はＭＯＳＩ・ランジスタで構成される入力ハソ
ファ回路に関するものである。

〔従　来　の　技　術〕

最近の半導体集積回路装置の発展は目覚ましく、その集
積回路装置のなかで、外部からの入力信号を集積回路装
置内に取り込むための入力ハソファ回路は、入力信号の
スイソチングレベルなどの特性を決める重要な回路部で
ある。

第２図は従来のこの種の入力ハソファ回路の構？の−例
を示している。第２図において、１゛１゛は入力端子、
Ｔ２”ば出力端子、Ａ′は入力端子′Ｉ゛１を通して入
力される外部からの入力信号、Ｒ゛は出力端子Ｔｚ’を
通して出力される入力八ソファ回路の出力信号である。

Ｑ，，’　ないしＱ，４゛　はそれぞれＩ）チャンネル
型ＭＯＳＩ・ランジスタ、ＱＮないしＱＮ．’　はそれ
ぞれＮチャンネル型ＭＯＳトランジスタである。

この第２図の入力バソファ回路は、相補型ＭＯＳ　トラ
ンジスタを用いた否定回路を４段つないで構成している
。

つぎに、この人カハノファ凹路の動作を説明する。最初
に、入力信号Ａ゛が論理電圧”　ＩＩ　”から論理電圧
“Ｌ”になる場合を説明する。

初期は、入力信号八゛が論理電圧“Ｈ”であるため、Ｐ
チャン不ル型ＭＯＳトランジスタＱ６がオフ、Ｎチャン
ネル型ＭＯＳトランジスタＱＮがオンである。したがっ
て、Ｐチャン不ル型ＭＯＳ　＋−ランシスタＱＰ■゛が
オン、Ｎチャンネル型Ｍ○ＳトランジスタＱ．■′がオ
フであり、Ｐチャン不ル型ＭＯＳトランジスタＱ，３゛
　がオフ、Ｎチャンネル型ＭＯＳトランジスタＱ９３′
　がオンであり、Ｐチャンネル型ＭＯＳトランジスタＱ
．゛がオン、Ｎチャン不ル型ＭＯＳＩ−ランジスクＱＮ
４”がオフであり、出力信号Ｂ゛は論理電圧”Ｈ”であ
る。

入力信号Ａ′が論理電圧“Ｈ”から論理電圧“■，“に
遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタＱ
．”がオン、Ｎチャンネル型ＭＯＳトランジスタＱＮ１
がオフとなる。したがって、Ｐチャンネル型ＭＯＳ｝ラ
ンジスクＱ，２′　がオフ、Ｎチャンネル型ＭＯＳトラ
ンジスタＱ８。゛がオンとなり、Ｐチャンネル型ＭＯＳ
ｈランジスタＱ，３がオン、Ｎチャンネル型ＭＯＳＩ・
ランジスタＱＮＩがオフとなり、Ｐチャンネル型ＭＯＳ
トランジスタＱＰ４’　がオフ、Ｎチャンネル型ＭＯＳ
Ｉ・ランジスタＱＮ４”がオンとなり、出力信号Ｂは論
理電圧“Ｌ　”となる。

逆に、入力信号八”が論理電圧゛′Ｌ”から論理電圧“
Ｉ｛”になるときは上記とちょうど逆の動作になる。

〔発明が解決しようとする課題〕

第２図の従来例のような相補型ＭＯＳトランジスタを用
いた否定回路を偶数段つないだ入力ハソファ回路では、
入力信号六”が論理電圧“Ｈ”と論理電圧“Ｌ”との中
間レヘルであるときにおいては、入力信号Ａ゛が加えら
れるＰチャンネル型ＭＯＳ　トランジスタＱ．゛および
Ｎチャンネル型ＭＯＳトランジスタＱＮ１がともにオン
状態となり、この初段の否定回路の出力も中間レヘルと
なり、ひいては最終の出力信号Ｂ′　も論理電圧“’　
Ｈ”および論理電圧“Ｌ”の何れか一方に定まりにくく
、誤動作しやすい。

また、入力段のＰチャンネル型ＭＯＳトランジスタＱ．
゛およびＮチャンネル型ＭＯＳトランジスタＱ．，’　
がともにオン状態となるため、電源電圧■，，によって
Ｐチャンネル型Ｍｏｓ＋〜ランジスタＱ，１およびＮチ
ャンネル型ＭＯＳトランジスタＱＮ１゜を大きな電流が
貫通して流れることになり、これは消費電力を増加させ
るとともに、電源電圧ｖｎｏの低下を招くことになり、
他の回路にも悪影響を及ぼすという問題があった。

したがって、この発明の目的は、入力信号のレヘルがハ
イ，ローの論理電圧の中間レヘルにあっても出力信号の
論理電圧レヘルを誤動作なく確定することができ、消費
電力を少なく抑えることができるとともに回路全体の動
作を安定させることができる入力バソファ回路を提伊ず
ることである。

〔課題を解決するための手段〕

この発明の入力ハノファ回路は、第１のＰチャンネル型
ＭＯＳトランジスタのドレインと第２のＰチャンネル型
Ｍｏｓトランジスタのソースとを接続し、第２のＰチャ
ン不ル型ＭＯＳトランジスタに第３のＰチャンネル型Ｍ
ＯＳトランジスタを並列に接続し、第ＩのＮチャンネル
型ＭＯＳトランジスタのドレインと第２のＮチャンネル
型ＭＯＳトランジスタのソースとを接続し、第２のＮチ
ャンネル型ＭＯＳトランジスタに第３のＮチャンネル型
ＭＯＳトランジスタを並列に接続し、第２および第３の
Ｐチャンネル型ＭＯＳトランジスタの共通接続したドレ
インと第２および第３のＮチャン不ル型ＭＯＳ＋−ラン
シスタの共通接続したドレインとを接続し、第１お土び
第２のＰチャンネル型ＭＯＳトランジスタならびに第１
および第２のＮチャンネル型ＭＯＳＩ−ランジスクの共
通接続したゲートに入力端子を接続し、第２および第３
のＰチャン不ル型ＭＯＳトランジスタならびに第２およ
び第３のＮチャンネル型ＭＯＳＩ・ランジスタの共通接
続したドレインに偶数段の否定回路の入力端子を接続し
、この偶数段の否定回路の出力端子を第３のＰチャンネ
ル型ＭＯＳトランジスタおよび第３のＮチャン不ル型Ｍ
ＯＳトランジスタのゲートに帰還接続した構威にしてい
る。

〔作　　　用〕

この発明の構成によれば、第３のＰチャンネル型ＭＯＳ
トランジスタおよび第３のＮチャンネル型ＭＯＳトラン
ジスタに入力信号とは逆相の信号を偶数段の否定回路を
通し■Ｓ間的に遅延させて帰還するので、初段の否定同
路において、入力信号の状態遷移に伴う第１および第２
のＰチャンネル型ＭＯＳトランジスタならびに第１およ
び第２のＮチャンネル型ＭＯＳトランジスタの状態遷移
に比べて第３のＰチャンネル型ＭＯＳトランジスタおよ
び第３のＮチャンネル型ＭＯＳＩ一ランジスタの状態遷
移が遅れることになる。

この結果、入力信号の状態遷移によっ゛ζ、例えば第１
および第２のＰチャン不ル型ＭＯＳトランジスタの直列
回路がオフからオンに状態遷移する場合に、それ以前に
第３のＰチャンネル型ＭＯＳトランジスタが先にオンと
なっている。一方、第１および第２のＮチャンネル型Ｍ
ＯＳトランジスタの直列回路がオンからオフに状態遷移
する場合に、それ以前に第３のＮチャンネル型ＭＯＳト
ランジスタが先にオフになっている。このため、入力信
号が状態遷移するときに、初段の否定回路のＰチャンネ
ル側とＮチャンネル側の動作が不均衡になる。Ｐチャン
ネル側およびＮチャン不ル側のしきい値は、ともにハイ
，ローの中間レー・ルよりも高い値となる。

したがって、入力信号のレヘルがハイ，ローの論理電圧
の中間レベル時には、第２，第３のＰチャンネル型ＭＯ
Ｓトランジスタおよび第２，第３のＮチャンネル型ＭＯ
Ｓトランジスタの共通ドレインは論理電圧“Ｈ“に確定
され、出力信号の論理電圧レヘルを誤動作なく確定する
ことができる。

また、入力信号の状態遷移時において、初段の否定回路
のＰチャン不ル側とＮチャンネル側の動作が不均衡とな
ることから遷移時間も短くすることができ、消費電力を
少なく抑えることができるとともに、電源電圧の低下も
少なく回路全体の動作を安定させることができる。

〔実　施　例〕

以下、この発明の実施例を図面を参照しながら説明する
。

第１図にこの発明の一実施例の入力ハソファ回路の回路
図を示す。

この第ｌ図の入力ハソファ回路は、Ｐチャンネル型ＭＯ
ＳトランジスタＱｐｌ，　　Ｑｐ５，　　Ｑｐ６．　Ｑ
ｐ４の各ソースに電源電圧Ｖ。＋１を加えるとともに、
Ｎチャンネル型ＭＯＳＩ−ランジスクＱ　Ｎ　ｌ　．　
　Ｑ　Ｎ　，Ｑ．６．Ｑ．４の各ソースを接地している
。また、Ｐ？ャンネル型Ｍｏｓ１〜ランジスクＱＰｌの
ドレインとＰチャンネル型ＭＯＳトランジスタＱＰ２の
ソースとＰチャンネル型ＭＯＳトランジスタＱＰ３のソ
ースとを接続し、Ｎチャンネル型ＭＯＳトランジスタＱ
８１のドレインとＮチャンネル型ＭＯＳトランジスタＱ
Ｎ■のソースとＮチャンネル型ＭＯＳトランジスタＱＮ
１のソースとを接続し、Ｐチャンネル型ＭＯＳ｝ランジ
スクＱＰ２のドレインとＰチャンネル型ＭＯＳ　トラン
ジスタＱ，，のドレインとＮチャンネル型ＭＯＳトラン
ジスタＱ．■のドレインとＮチャンネル型ＭＯＳトラン
ジスタＱＮ３のドレインとを接続している。以−１二の
Ｐチャン不ル型Ｍ○ＳトランジスタＱ．〜ＱＰ，および
Ｎチャンネル型ＭＯＳトランジスタＱＮ．〜ＱＮ２は初
段の否定回路を構威する。

また、Ｐチャンネル型ＭＯＳトランジスタＱ，，，Ｑ，
２ならびにＮチャンネル型ＭＯＳトランジスタＱ■，Ｑ
Ｎ■の共通接続したゲートに入力端子Ｔを接続している
。

また、Ｐチャンネル型ＭＯＳ｝ランジスクＱ，２？Ｐ，
およびＮチャンネル型ＭＯＳＬランジスタＱ．■，　　
ＱＮ．の共通接続したドレインに偶数段、例えば２段の
否定回路の入力端子を接続し、この２段の否定回路の出
力端子をＰチャンネル型ＭＯＳ１一ランジスタＱＰ．ｌ
およびＮチャン不ル型ＭＯＳトランジスタＱＮ３のゲー
トに帰還接続している。

上記２段の否定回路は、第１段（入力ハノファ回路の全
体から見れば第２段となる）はＰチャン不ル型ＭＯＳト
ランジスタＱ１．，およびＮチャン不ル型ＭＯＳ＋−ラ
ンジスクＱＮ５て構成され、第２段（入カハノファ回路
の全体から見れば第３段となる）はＰチャンネル型ＭＯ
ＳトランジスタＱ　ｐ　６およびＮチャンネル型ＭＯＳ
ＩランジスクＱＮ６で構或されている。そして、Ｐチャ
ンネル型ＭＯＳトランジスタＱ，２およびＮチャンネル
型ＭＯＳトランジスタＱ８■の共通接続したドレインに
Ｐチャンネル型ＭＯＳ｝ランジスクＱ．．５およびＮチ
ャンネル型ＭＯＳ＋一ランジスタＱＮ５の共通接続した
ゲートが接続され、Ｐチャン不ル型ＭＯＳトランジスタ
Ｑ，，およびＮチャンネル型ＭＯＳトランジスタｌ１ｌ
１ Ｑｌ１，，の共通接続したドレインにＰチャンネル型Ｍ
ＯＳＩ・ランジスタＱ，６およびＮチャンネル型ＭＯＳ
　ｈランジスタＱＮ６の共通接続したゲー１・が接続さ
れ、Ｐチャンネル型ＭＯＳトランジスタＱ，６およびＮ
チャンネル型ＭＯＳトランジスタＱ）Ｉｌ＋の共通接続
したドレインが前記したようにＰチャンネル型ＭＯＳト
ランジスタＱ，，およびＮチャンネル型ＭＯＳトランジ
スタＱＮｆｆのゲートに帰還接続される。

なお、２段の否定回路の出力端子は、もう１段（入力ハ
ソファ回路の全体から見れば第４段となる）の否定回路
の入力端子に接続され、このもう１段の否定回路の出力
端子に人カハソファ回路の出力端子Ｂが接続される。こ
の場合、もう１段の否定回路は、Ｐチャンネル型ＭＯＳ
トランジスタＱ．およびＮチャンネル型ＭＯＳトランジ
スタＱ８４からなり、その共通接続したゲートがＰチャ
ンネル型ＭＯＳトランジスタＱ．．６およびＮチャンネ
ル型ＭＯＳトランジスタＱＮｂの共通接続したドレイン
に接続され、また共通接続したドレインにｌ２ ？力端子Ｂを接続している。

つぎに、この入力ハソファ門路の動作を説明する。最初
に、入力信号Ａが論理電圧”　Ｈ”から論理電圧“Ｉ，
”になる場合を説明する。

初期は、入力信号Ａが論理電圧“Ｉ４”であるため、Ｐ
チャンネル型ＭＯＳ｝−ランジスタＱ，Ｑ１。がオフ、
Ｐチャンネル型ＭＯＳトランジスタＱ，３がオン、Ｎヂ
ャンネル型ＭＯＳｌ・ランジスタＱＮＩ．　ＱＮ■がオ
ン、Ｎチャン不ル型ＭＯＳトランジスタＱＮ３がオフで
ある。したがって、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ１．，がオン、Ｎチャンネル型ＭＯＳトランジスタＱ
　Ｎ　Ｓがオフであり、Ｐチャンネル型ＭＯＳトランジ
スタＱ，６がオフ、Ｎチャンネル型ＭＯＳトランジスタ
ＱＮ６がオンであり、Ｐチャンネル型ＭＯＳＩ−ランジ
スクＱ１．４がオン、Ｎチャンネル型ＭＯＳトランジス
タＱＮ４がオフであり、出力信号Ｂは論理電圧“Ｉ１”
である。

入力信号八が論理電圧゛Ｈ”から論理電圧“Ｉ７′′に
遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタＱ
ＰＩ．　　ＱＰ■がオン、Ｎチャンネル型ＭＯＳ？・ラ
ンジスタＱＮＩＩ　　ＱＮ２がオフになる。このとき、
Ｐチャンネル型ＭＯＳトランジスタＱ　Ｐ　３　１　　
Ｑ　Ｎ　３のゲー１・への帰還信号（入力信号八とは逆
相になる）が入力信号八よりもの偶数段の否定回路を通
ることによる遅れによって、入力信号Ａが論理電圧“Ｈ
”から論理電圧“■７”に遷移を始めた直後は、Ｐチャ
ンネルの方は、Ｐチャンネル型ＭＯＳトランジスタＱ，
■．Ｑｐｚが並列で動作するが、Ｎチャンネルの方は、
Ｎチャンネル型ＭＯＳトランジスタＱ。３がオフで、Ｎ
チャンネル型ＭＯＳトランジスタＱＮ■が単独で動作す
る。このため、初段の否定回路のＰチャンネル側の動作
とＮナヤンネル側の動作とが不均衡になる。したがって
、Ｐチャンネル型ＭＯＳトランジスタＱ，１およびＮチ
ャンネル型ＭＯＳトランジスタＱＮ１の共通のドレイン
は、速やかに論理電圧“’　Ｈ”の状態となり、入力信
号八のレベルがハイ，ローの中間レベル時には、既に論
理電圧“■１”に確定されている。このため、各段の否
定回路の出力電位の遷移時間が短く、電源電圧ＶＩｌ［
＋によってＰチャンネル型ＭＯＳトランジスタＱ．〜Ｑ
，６およびＮチャン不ル型ＭＯＳＩ・ランジスタＱＮｌ
％ＱＮｌｌを直列に貫通して流れる電流を少なく抑えら
れる。

そして、Ｐチャンネル型ＭｏｓトランジスタＱ，２およ
びＮチャンネル型ＭＯＳＩ−ランシスタＱＮ２の共通の
ドレインが論理電圧゛Ｈ”になると、Ｐチャンネル型Ｍ
ＯＳトランジスタＱ，，およびＮチャンネル型ＭＯＳト
ランジスタＱＩＩ，の具通のドレインが論理電圧゛′■
７”となり、Ｐチャンネル型ＭＯＳトランジスタＱ，６
およびＮチャン不ル型ＭＯＳトランジスタＱＮ６の共通
のドレインが論理電圧”　ＩＩ”となる。したがって、
１）チャンネル型Ｍ○ＳトランジスタＱ，４およびＮチ
ャンネル型ＭＯＳトランジスタＱＮ４の共通のドレイン
が論理電圧“Ｌ”となり、出力信号Ｂが論理電圧“Ｉ，
”となる。

そして、これによって入力信号Ａの状態遷移より少し遅
れてＰチャンネル型ＭＯＳトランジスタＱＰ３がオフ、
Ｎチャンネル型ＭＯＳトランジスタＱＮ３がオンとなる
。

逆に、入力信号八が論理電圧“Ｉ，゛′から論理電ｌ５ 圧“Ｈ　”になるときは、］二記とちようど逆の動作を
する。

〔発明の効果〕

この発明の入力ハソファ凹路によれば、初段の否定回路
を、第１および第２のＰチャンネル型ＭＯＳトランジス
タならびに第１および第２のＮチャンネル型Ｍｏｓｔ〜
ランジスクを直列に接続し、第２のＰチャンネル型ＭＯ
Ｓ　トランジスタに第３のＰチャンネル型ＭＯＳトラン
ジスタを並列接続するとともに、第２のＮチャンネル型
ＭＯＳトランジスタに第３のＮチャンネル型ＭＯＳトラ
ンジスタを並列接続して構威し、第１および第２の１）
チャンネル型ＭＯＳトランジスタならびに第Ｉおよび第
２のＮチャンネル型ＭＯＳトランジスタのゲートに入力
信号を共通に供給するとともに、第３のＰチャンネル型
ＭＯＳトランジスタおよび第３のＮチＰン不ル型ＭＯＳ
トランジスタのゲー１・に初段の否定回路の出力信号を
偶数段の否定回路を介し時間的に遅らせて帰還する構或
であるため、初段の否定回路のＰチャンネル側の動作と
Ｎチャ１６ ンネル側の動作とが不均衡になり、入力信号のレヘルが
ハイ，ローの論理電圧の中間レヘルにあっても出力信号
の論理電圧レヘルを誤動作な《確定することができる。

また、入力信号の状態遷移時において、初段の否定回路
のＰチャン不ル側の動作とＮチャンネル例の動作とが不
均衡であるので、遷移時間も短くすることができ、消費
電力を少なく抑えることができるとともに、電源電圧の
低下も少なく回路全体の動作を安定させることが−でき
る。

【図面の簡単な説明】

第１図はこの発Ｉリ］の−実施例の入力八ノファ凹路の
構或を示ず回路図、第２図は従来の入カハソファ回路の
−例の構威を示す回路図である。 Ａ・・・入力信号、ｌ３・・・出力信号、′Ｆ１　・・
・入力端了、Ｔ２・・出力端子、Ｑ１，１〜Ｑ１，６・
・・Ｉ）チャン不ル型ＭＯＳトランジスタ、ｑｓ＋〜Ｑ
Ｎ６・・・Ｎチャンネル型ＭＯＳＬランジスタ ＴＩ Ｔ２ ＱＰＩ一〇Ｐ６ ＱＮＩ〜ＱＮ６ 入力鳴子 出７Ｉ端子 Ｐ→−Ｖンネル型Ｍｏｓｔ−ランシＸタＮ−’′Ｊ−ヤ
ン牟ル型Ｍｏｓｔ−ランジスタ第 １ 図 第 ２ 図

Claims (1)

【特許請求の範囲】
1. 第１のＰチャンネル型ＭＯＳトランジスタのドレインと
   第２のＰチャンネル型ＭＯＳトランジスタのソースとを
   接続し、前記第２のＰチャンネル型ＭＯＳトランジスタ
   に第３のＰチャンネル型ＭＯＳトランジスタを並列に接
   続し、第１のＮチャンネル型ＭＯＳトランジスタのドレ
   インと第２のＮチャンネル型ＭＯＳトランジスタのソー
   スとを接続し、前記第２のＮチャンネル型ＭＯＳトラン
   ジスタに第３のＮチャンネル型ＭＯＳトランジスタを並
   列に接続し、前記第２および第３のＰチャンネル型ＭＯ
   Ｓトランジスタの共通接続したドレインと前記第２およ
   び第３のＮチャンネル型ＭＯＳトランジスタの共通接続
   したドレインとを接続し、前記第１および第２のＰチャ
   ンネル型ＭＯＳトランジスタならびに前記第１および第
   ２のＮチャンネル型ＭＯＳトランジスタの共通接続した
   ゲートに入力端子を接続し、前記第２および第３のＰチ
   ャンネル型ＭＯＳトランジスタならびに前記第２および
   第３のＮチャンネル型ＭＯＳトランジスタの共通接続し
   たドレインに偶数段の否定回路の入力端子を接続し、こ
   の偶数段の否定回路の出力端子を前記第３のＰチャンネ
   ル型ＭＯＳトランジスタおよび前記第３のＮチャンネル
   型ＭＯＳトランジスタのゲートに帰還接続したことを特
   徴とする入力バッファ回路。