JPS631072A - 薄膜電界効果トランジスタ - Google Patents
薄膜電界効果トランジスタInfo
- Publication number
- JPS631072A JPS631072A JP61142701A JP14270186A JPS631072A JP S631072 A JPS631072 A JP S631072A JP 61142701 A JP61142701 A JP 61142701A JP 14270186 A JP14270186 A JP 14270186A JP S631072 A JPS631072 A JP S631072A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- insulating film
- film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜電界効果トランジスタに関する。
（従来の技術）
近年、水素を含む非晶質シリコンを半導体層とする薄膜
トランジスタ・アレイをスイッチング素子として用いた
デイスプレィパネルの研究開発が各所で行われている。
トランジスタ・アレイをスイッチング素子として用いた
デイスプレィパネルの研究開発が各所で行われている。
従来の薄膜トランジスタ（第４図）においてはゲート絶
縁膜１３とチャネルを構成する半導体層１５とが直接接
触している構造が採用されている。この場合には第３図
に示すようにゲート電圧の印加により、キャリヤの蓄積
されるチャネル部がこの界面近傍に集中して形成される
ために、このチャネル部を走行するキャリヤはこの界面
での界面準位や、ゲート絶縁膜中の捕獲準位にトラップ
される。特に非晶質半導体を用いた場合、これらの準位
の密度が大きく、薄膜トラレジスタの特性変動や特性の
バラツキの原因となっていた。
縁膜１３とチャネルを構成する半導体層１５とが直接接
触している構造が採用されている。この場合には第３図
に示すようにゲート電圧の印加により、キャリヤの蓄積
されるチャネル部がこの界面近傍に集中して形成される
ために、このチャネル部を走行するキャリヤはこの界面
での界面準位や、ゲート絶縁膜中の捕獲準位にトラップ
される。特に非晶質半導体を用いた場合、これらの準位
の密度が大きく、薄膜トラレジスタの特性変動や特性の
バラツキの原因となっていた。
（発明が解決しようとする問題点）
結晶Ｓｉを用いたＭＯ８型電界効果トランジスタｉｃお
いては、ゲート絶縁膜とチャネル部とを分離する工夫が
試みられており、たとえばｒＭＯｓデバイスＪ（徳山ａ
著：工業調査会： １９７３／８／２０発行） Ｐ１９
３に「チャネルドープＪなる方法が紹介されている。こ
ればゲート絶＃ｌ膜側より、ホウ素（Ｂ）、リン（Ｐ）
等の元素をイオン、インプランチーシランすることによ
り、チャネル部のキャリヤ分布、従ってポテンシャル分
布を変化させるものであって、キャリヤの走行するチャ
ネル部を絶縁膜との界面より分離したものである。しか
るに非晶質半導体を用いた電界効果トランジスタに対し
ては、イオン・インプランテーシ曹ン後の活性化プロセ
ス（熱アニール）が適用できないため、この方法は不適
切であった。
いては、ゲート絶縁膜とチャネル部とを分離する工夫が
試みられており、たとえばｒＭＯｓデバイスＪ（徳山ａ
著：工業調査会： １９７３／８／２０発行） Ｐ１９
３に「チャネルドープＪなる方法が紹介されている。こ
ればゲート絶＃ｌ膜側より、ホウ素（Ｂ）、リン（Ｐ）
等の元素をイオン、インプランチーシランすることによ
り、チャネル部のキャリヤ分布、従ってポテンシャル分
布を変化させるものであって、キャリヤの走行するチャ
ネル部を絶縁膜との界面より分離したものである。しか
るに非晶質半導体を用いた電界効果トランジスタに対し
ては、イオン・インプランテーシ曹ン後の活性化プロセ
ス（熱アニール）が適用できないため、この方法は不適
切であった。
また、特開昭５９−１１７２６５号には、非晶質半導体
層として非晶質・シリコンを用いた電界効果トランジス
タにおいて、ゲート絶縁膜を上記非晶質半導体層との間
に介在層を設ける技術が開示されている。しかし、この
技術は非晶質Ｓｉ層より水素原子がゲート絶縁膜へ入り
こまない介在層を形成した技術であり、界面準位を低下
させる上でのメリットは少なかったっ 本発明は、非晶質半導体、特に非晶質シリコン゛ を用
いた電界効果トランジスタ１こおいて、キャリヤの走行
するチャネル部とゲート絶縁膜の間を実質的に分離し、
従来技術においてこの界面において形成された界面準位
により生じていた特性の劣悪さ、変動を抑制し、良好な
電気特性を有する電界効果トランジスタを提供するもの
である。
層として非晶質・シリコンを用いた電界効果トランジス
タにおいて、ゲート絶縁膜を上記非晶質半導体層との間
に介在層を設ける技術が開示されている。しかし、この
技術は非晶質Ｓｉ層より水素原子がゲート絶縁膜へ入り
こまない介在層を形成した技術であり、界面準位を低下
させる上でのメリットは少なかったっ 本発明は、非晶質半導体、特に非晶質シリコン゛ を用
いた電界効果トランジスタ１こおいて、キャリヤの走行
するチャネル部とゲート絶縁膜の間を実質的に分離し、
従来技術においてこの界面において形成された界面準位
により生じていた特性の劣悪さ、変動を抑制し、良好な
電気特性を有する電界効果トランジスタを提供するもの
である。
（問題点を解決するための手段）
本発明は、チャネル部を構成する非晶質半導体と、ゲー
ト絶縁膜の間に、該非晶質半導体の禁制帯幅より大きい
禁制帯幅を有する介在層を連続的に形成し、かつ該非晶
質半導体端部より該絶縁膜端部に対して、この介在層の
禁制帯幅の値が増加するように構成することを特徴とす
る電界効果トランジスタである。
ト絶縁膜の間に、該非晶質半導体の禁制帯幅より大きい
禁制帯幅を有する介在層を連続的に形成し、かつ該非晶
質半導体端部より該絶縁膜端部に対して、この介在層の
禁制帯幅の値が増加するように構成することを特徴とす
る電界効果トランジスタである。
（作 用）
上記した構造の電界効果トランジスタにおいては、キャ
リヤの走行するチャネル部がゲート絶縁膜との界面より
分離されて形成されるため、界面準位の影響を受け（こ
くくなる。またゲート絶縁膜中の捕獲準位によるキャリ
ヤの捕獲も、介在層により減少させることが可能となる
。この結果、ｖｔｈの変動及びｖｔｈの不均一性などが
著しく改善される。
リヤの走行するチャネル部がゲート絶縁膜との界面より
分離されて形成されるため、界面準位の影響を受け（こ
くくなる。またゲート絶縁膜中の捕獲準位によるキャリ
ヤの捕獲も、介在層により減少させることが可能となる
。この結果、ｖｔｈの変動及びｖｔｈの不均一性などが
著しく改善される。
（実施例）
第１図１こ本発明の一実施例を示す。ガラス基板１’
１上ｌこＭｏ １００ＯＡをスパッターし、ゲートｇ衡
１２を形成する。次ＩこプラズマＣＶＤにより、ゲート
絶縁膜としてＳ ｉＯｘ １３をｌ１１２０ Ｏｒａｍ
堆積する。次にＳｉＨ，２０ＳＣＣＭ、Ｈ，２００ＳＣ
ＣＭを一定としＮＨ，を２０ ＳＣＣＭからｏ ＳＣＣ
Ｍまで連続的に減少させ膜厚が３ Ｑ ｎｍのＳｉＮ膜
１４を堆積させた。
１上ｌこＭｏ １００ＯＡをスパッターし、ゲートｇ衡
１２を形成する。次ＩこプラズマＣＶＤにより、ゲート
絶縁膜としてＳ ｉＯｘ １３をｌ１１２０ Ｏｒａｍ
堆積する。次にＳｉＨ，２０ＳＣＣＭ、Ｈ，２００ＳＣ
ＣＭを一定としＮＨ，を２０ ＳＣＣＭからｏ ＳＣＣ
Ｍまで連続的に減少させ膜厚が３ Ｑ ｎｍのＳｉＮ膜
１４を堆積させた。
引き続きこの膜の上に連続的にａ−８ｉ１５を２５００
＾、 ｎ＋ａ −８ｉ １５を５０ＯＡ堆積させた。ト
ランジスタ部としてａ−８ｉの島を形成した後に、Ｍｏ
５００ＡとＡ１１／ｉｎを蒸着しソース・ドレイン電
極１７を形成する。チャネル部のｎ＋ａ−８ｉをケミカ
ルドライエツチングにより除去する。
＾、 ｎ＋ａ −８ｉ １５を５０ＯＡ堆積させた。ト
ランジスタ部としてａ−８ｉの島を形成した後に、Ｍｏ
５００ＡとＡ１１／ｉｎを蒸着しソース・ドレイン電
極１７を形成する。チャネル部のｎ＋ａ−８ｉをケミカ
ルドライエツチングにより除去する。
第２図に、本発明によるトランジスターのエネルギー図
を示す。第３図１こ従来例によるトランジスターのエネ
ルギー図を示す。第３図においてゲートに正電圧を印加
することにより、ａ−８ｉとゲート絶縁膜との間に電子
が電界効果により誘起されチャンネルが形成される。し
かし、ゲート絶縁膜とａ−８ｉの界面には、ゲート絶縁
膜用の原料ガスによる残留不純物、格子不整合による欠
陥等によるトラップが多数存在している。このため界面
付近においては電子の移動度が小さくなり、又、電子が
トラップに捕獲されることによるｖｔｈ変動が生じやす
いという欠点がある。
を示す。第３図１こ従来例によるトランジスターのエネ
ルギー図を示す。第３図においてゲートに正電圧を印加
することにより、ａ−８ｉとゲート絶縁膜との間に電子
が電界効果により誘起されチャンネルが形成される。し
かし、ゲート絶縁膜とａ−８ｉの界面には、ゲート絶縁
膜用の原料ガスによる残留不純物、格子不整合による欠
陥等によるトラップが多数存在している。このため界面
付近においては電子の移動度が小さくなり、又、電子が
トラップに捕獲されることによるｖｔｈ変動が生じやす
いという欠点がある。
これに対して、第２図の本発明のバンド図においては、
バンドの極小がゲート絶縁膜との界面から離れているた
めｌこ、チャンネル部付近では界面準位によるトラップ
が少なく、欠陥も少ない。このため、電子の散乱が減る
ため移動度が大きくなり、又ｖｔｈ変動が減少し、ＴＰ
Ｔ％性が向上した。
バンドの極小がゲート絶縁膜との界面から離れているた
めｌこ、チャンネル部付近では界面準位によるトラップ
が少なく、欠陥も少ない。このため、電子の散乱が減る
ため移動度が大きくなり、又ｖｔｈ変動が減少し、ＴＰ
Ｔ％性が向上した。
更に本発明では、ａ−８ｉＮとａ−８ｉを連続的に形成
しているため、チャンネル領域のａ−８ｉはプラズマＣ
ＶＤの放電の起動時における欠陥の多い膜でなく、バル
クと同様なａ−８ｉがチャンネル部になるため、特性の
向上が著しかった。
しているため、チャンネル領域のａ−８ｉはプラズマＣ
ＶＤの放電の起動時における欠陥の多い膜でなく、バル
クと同様なａ−８ｉがチャンネル部になるため、特性の
向上が著しかった。
なお、本実施例ではゲート絶ＲＭをＳｉＯとしたが、Ｓ
ｉＯに限らず、ＳｉＮ、Ａち０８等でも良い。又、形成
方法はプラズマＣＶＤによらずスパッター等、他の形成
方法でも良い。又、界面のグレーデツド層はＳｉＮとａ
−８ｉ の組み合わせに限らず、グレーデツド層が半
導体より大きいパッドギャップをもてばどのような組み
合わせでも効果がある。例えば、ＳｉＣとａ−８ｉ、Ｓ
ｉＮ又はＳｉＣとＳ ｉ Ｇｅ 、ＧｅＳｎ等の組み合
わせでも良い。
ｉＯに限らず、ＳｉＮ、Ａち０８等でも良い。又、形成
方法はプラズマＣＶＤによらずスパッター等、他の形成
方法でも良い。又、界面のグレーデツド層はＳｉＮとａ
−８ｉ の組み合わせに限らず、グレーデツド層が半
導体より大きいパッドギャップをもてばどのような組み
合わせでも効果がある。例えば、ＳｉＣとａ−８ｉ、Ｓ
ｉＮ又はＳｉＣとＳ ｉ Ｇｅ 、ＧｅＳｎ等の組み合
わせでも良い。
なお、ＴＰＴの構造は本発明のようなスタガー型に限ら
ず、コプラナー型でも同様の効果が得られる。
ず、コプラナー型でも同様の効果が得られる。
本発明によれば、非晶質半導体を用いた電界効果トラン
ジスタにおいて、良好な電気特性を有する電界効果トラ
ンジスタを得ることができる。
ジスタにおいて、良好な電気特性を有する電界効果トラ
ンジスタを得ることができる。
第１図は本発明の一実施例を示す図、第２図は本発明に
よるＴＰＴのエネルギーバンド図、第３図及び第４図は
従来例を示す図である。 １１・・・ガラス基板、１２・・・ゲート’に極、１３
・・・ゲート絶縁膜、１４・・・グレーデツド層、１５
・・・半導体、１６・・・ｎ％導体、１７・・・ソース
拳ドレイン。
よるＴＰＴのエネルギーバンド図、第３図及び第４図は
従来例を示す図である。 １１・・・ガラス基板、１２・・・ゲート’に極、１３
・・・ゲート絶縁膜、１４・・・グレーデツド層、１５
・・・半導体、１６・・・ｎ％導体、１７・・・ソース
拳ドレイン。
Claims (3)
- （１）非晶質シリコン半導体膜を用いた薄膜電界効トラ
ンジスタにおいて、チャネルを形成する前記半導体層と
、ゲート絶縁膜との間に、そのエネルギ、バンドギャッ
プ値が、上記半導体層より上記ゲート絶縁膜に向って増
加するような介在層を構成することを特徴とする薄膜電
界効果トランジスタ。 - （２）前記介在層がシリコンを構成元素として含み、少
くとも炭素、窒素あるいは酸素のうちの１元素を含む非
晶質材料であることを特徴とする特許請求の範囲第１項
記載の薄膜電界効果トランジスタ。 - （３）前記介在層の厚さが５〜１００ｎｍであることを
特徴とする特許請求の範囲第１項記載の薄膜電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142701A JPS631072A (ja) | 1986-06-20 | 1986-06-20 | 薄膜電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142701A JPS631072A (ja) | 1986-06-20 | 1986-06-20 | 薄膜電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631072A true JPS631072A (ja) | 1988-01-06 |
Family
ID=15321546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142701A Pending JPS631072A (ja) | 1986-06-20 | 1986-06-20 | 薄膜電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631072A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218166A (ja) * | 1989-02-17 | 1990-08-30 | Toshiba Corp | 薄膜トランジスタ |
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
| US5148248A (en) * | 1987-10-06 | 1992-09-15 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| US5196912A (en) * | 1988-10-28 | 1993-03-23 | Casio Computer Co., Ltd. | Thin film transistor having memory function and method for using thin film transistor as memory element |
| US5272361A (en) * | 1989-06-30 | 1993-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Field effect semiconductor device with immunity to hot carrier effects |
| US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
-
1986
- 1986-06-20 JP JP61142701A patent/JPS631072A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
| US5148248A (en) * | 1987-10-06 | 1992-09-15 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5196912A (en) * | 1988-10-28 | 1993-03-23 | Casio Computer Co., Ltd. | Thin film transistor having memory function and method for using thin film transistor as memory element |
| JPH02218166A (ja) * | 1989-02-17 | 1990-08-30 | Toshiba Corp | 薄膜トランジスタ |
| US5272361A (en) * | 1989-06-30 | 1993-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Field effect semiconductor device with immunity to hot carrier effects |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
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