JPH02218166A

JPH02218166A - 薄膜トランジスタ

Info

Publication number: JPH02218166A
Application number: JP1038069A
Authority: JP
Inventors: Hiroyuki Ikeda; 裕幸池田; Osamu Shimada; 修嶋田; Teruo Uchida; 内田　輝男; Takakimi Murakami; 村上　孝公
Original assignee: NIPPON I B M KK; Toshiba Corp; IBM Japan Ltd
Current assignee: NIPPON I B M KK; Toshiba Corp; IBM Japan Ltd
Priority date: 1989-02-17
Filing date: 1989-02-17
Publication date: 1990-08-30
Anticipated expiration: 2013-12-16
Also published as: CA2010298C; EP0383743A2; DE69008386T2; EP0383743B1; DE69008386D1; EP0383743A3; JP2839529B2; US5101242A; CA2010298A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、薄膜トランジスタに関するものである。

（従来の技術）第５図に従来の非晶質シリコン薄膜トランジスタの一例
の断面図を示す。透明絶縁基板２１上に、例えばクロム
（Ｃｒ）を用いたゲート電極２２と、プラズマＣＶＤ法
により形成した窒化シリコンからなるゲート絶縁層２３
とが設けられている。ゲート絶縁層２３上に非晶質シリ
コンを用いて半導体層２４を形成し、さらにソース電極
２５、ドレイン電極２６がアルミニウム（ＡＩ）により
形成されている。

また、第６図には第５図に示した従来の非晶質シリコン
薄膜トランジスタの電気特性を示す。第６図−（１）の
曲線は、ソース・ドレイン間電圧（Ｖｓｄ）を１０ボル
トにした時の初期状態のドレイン電流−ゲート電圧（Ｉ
ｄ−Ｖｇ）特性を示すものである。この時のしきい値電
圧（Ｖ　ｔ　ｈ）は１．２ボルトであった。第６図−（
２）の曲線は、ソース・ドレイン電圧（Ｖｓｄ）−１０
ボルド一定としこの非晶質シリコン薄膜トランジスタの
ゲート電圧に＋２５ボルトを印加し、９６時間放置した
後のＩｄ−Ｖｇ特性を示している。第６図−（３）の曲
線は、同様にゲート電圧に一１０ボルトを印加し、９６
時間放置した後のＩｄ−Ｖｇ特性である。第６図−（２
）及び第６図−（３）のしきい値電圧は各々２．１ボル
ト、−〇、３ボルトとなっている。

以上、第６図から分かるように、第５図の構造を持つ従
来の非晶質シリコン薄膜トランジスタは、ゲート電圧に
正電位を印加放置すると、しきい値電圧（Ｖ　ｔ　ｈ）
は正方向に、負電位を印加放置すると、しきい値電圧（
ｖ　ｔ　ｈ）は負方向にシフトしており、特に正方向へ
のシフト量が大きい。このしきい値電圧（Ｖ　ｔ　ｈ）
の変動の原因はゲート絶縁層２３中へ電荷が注入されて
しまうためであると考えられている。

また、従来の非晶質シリコン薄膜トランジスタは温度変
化に対しても同様のしきい値電圧（Ｖｔｈ）の変動が観
測されている。これらしきい値電圧（Ｖ　ｔ　ｈ）の変
動の原因と考えられているゲート絶縁層２３中への電荷
注入は、ゲート電圧及びソース電圧・電流により生じる
が、主な原因はゲート電圧によるものである。

（発明が解決しようとする課題）上述したように従来の非晶質シリコン薄膜トランジスタ
のしきい値電圧（ｖ　ｔ　ｈ）の変動は、ゲート電圧や
温度のような外部ストレスに対し非常に敏感であり、安
定動作及び信頼性の点で非常に大きな問題となっている
。

本発明は上記の問題点に鑑みなされたもので、薄膜トラ
ンジスタのしきい値電圧の変動を最小限に抑え、信頼性
が高く高性能を発揮する薄膜トランジスタを提供するこ
とを目的とする。

［発明の構成］（課題を解決するための手段）上記課題を解決する第１の発明による薄膜トランジスタ
は、ゲート電極、ゲート絶縁層、半導体層、ゲート絶縁
層と半導体層との間に設けられた緩衝層、ソース電極、
及びドレイン電極からなり、前記緩衝層のエネル・ギー
バンドギャップ幅が前記半導体層のエネルギーバンドギ
ャップ幅より広いことを特徴とする。

また、第１の発明において、緩衝層は、シリコンを主成
分とする層であることを特徴とする。

上記従来の課題を解決する第２の発明による薄膜トラン
ジスタは、ゲート電極、ゲート絶縁層、半導体層、ゲー
ト絶縁層と半導体層との間に設けられた緩衝層、ソース
電極、及びドレイン電極からなり、前記緩衝層のキャリ
ア密度が前記半導体層のキャリア密度より高いことを特
徴とする。

また、第２の発明において、緩衝層は、ソース側、ドレ
イン側とに分離されていることを特徴とする。

さらに、第１または第２の発明において、半導体層は、
非晶質シリコン層からなることを特徴とする。

（作　用）そこで、本発明では、ゲート絶縁層と半導体層との間に
緩衝層を設けることにより、しきい値電圧（Ｖ　ｔ　ｈ
）の経時変動量を減少させることが可能となると共に、
製造ロフト毎のしきい値電圧（ｖ　ｔ　ｈ）のばらつき
を抑えることができる。

しきい値電圧（ｖ　ｔ　ｈ）の変動は、絶縁層へ電荷が
流れ込むか或は界面に捕捉される結果として、半導体層
表面に誘起される有効電荷量に変化が生じることにより
起こると考えられる。このようなしきい値電圧（ｖ　ｔ
　ｈ＞の変動は、半導体層が非晶質からなるとき特に顕
著で、非晶質半導体が広く実用化されていることからも
、変動量を抑制することは重要である。

緩衝層は、上に述べたような半導体表面に誘起される有
効電荷量の変化を少なくする働きをするものである。即
ち、緩衝層が半導体層の代わりに絶縁層と相互作用する
ことにより、半導体層中の有効電荷の減少を防ぐ。この
ような緩衝層としては、例えばバンドギャップ幅が半導
体層のバンドギャップ幅より広いもの、半導体層よりキ
ャリア密度が高いものなどが考えられる。

緩衝層のキャリア密度が高い場合、ソース・ドレイン電
流の経路になり得るので、キャリア密度の高い緩衝層は
、ソース側とドレイン側とに分離されている。このとき
、ゲート絶縁層は、一方にゲート電極、他方にキャリア
密度の高い緩衝層が位置し、半導体層は一方に緩衝層、
他方にソースドレイン電極が位置するというように、対
称性のある構成がとられている。

この対称性と緩衝層の高いキャリア密度のため、予め絶
縁層中にキャリアが拡散していることにより、しきい値
電圧の経時変動を抑制し、なおかつ高いソースφドレイ
ン間のＯＮ［流を得ることができる。

（実施例）以下、本発明の実施例について図面を参照して詳細に説
明する。

（第１の発明の実施例）第１図は、第１の本発明の実施例に係る薄膜トランジス
タの断面図である。

本実施例による薄膜トランジスタは、ゲート電極２、ゲ
ート絶縁層３、半導体層５、ゲート絶縁層３と半導体層
５との間に設けられた緩衝層４、ソース電極６、及びド
レイン電極７から構成されている。

ゲート電極２は、ガラスからなる透明絶縁基板１上にク
ロム（Ｃ「）により３０００　（オングストローム）の
厚みで形成され、その上に酸化シリコン膜（Ｓ　ｉ　Ｏ
ｘ）によって１０００　（オングストローム）の厚みで
ゲート絶縁層３が設けられている。そして、緩衝層４は
、炭化けい素（Ｓ　ｉ　Ｃ）により３００（オングスト
ローム）の厚みで形成されている。

そして、緩衝層４の上に２０００　（オングストローム
）厚の非晶質シリコンＭ（ａ−３ｉ）とリンドープ非晶
質シリコン（ｎ＋−ａ−３ｔ）により半導体層５を形成
し、さらにアルミニウム（Ａｌ）によりソース電極６と
ドレイン電極７を形成している。

緩衝層４は、半導体層５表面に誘起される有効電荷量の
変化を少なくする働きをするものであり、後述する第１
の発明の実施例の緩衝層（１４）が半導体層（１５）よ
りもキャリア密度の高い材料を用いて形成したのに対し
、この実施例では半導体層５よりエネルギーバンドギャ
ップ幅の広い材料を用いて形成している。

なお、チャネル幅／チャネル長−４０μｍ／１０μｍと
しである。

上述のような構成により、緩衝層４が半導体層５の有効
電荷の減少を防ぐため、しきい値電圧の経時変動が抑制
されるものである。

上記本実施例の薄膜トランジスタを、温度８０℃の恒温
槽中でゲート電圧が一１ｏＶと＋２５Ｖの２種の条件で
ＢＴ　（Ｂｉａｓ　　Ｔｅｍｐｅｒａｔｕｒｅ）処理を
行い、緩衝層４のない従来構造の薄膜トランジスタと比
較しながら、しきい値電圧（Ｖ　ｔ　ｈ）の変動量（Δ
Ｖｔｈ）の経時変化を調べたところ、本実施例の薄膜ト
ランジスタによる変動ｆｆ１（Δｖｔｈ）は従来の薄膜
トランジスタに比べ半分以下に抑えられた。

上記本実施例の薄膜トランジスタを、温度８０℃の恒ａ
槽中でゲート電圧が一１０Ｖと＋２５Ｖの２種の条件で
ＢＴ　（Ｂｉａｓ　　Ｔｅｍｐｅｒａｔｕｒｅ）処理を
行い、緩衝層４のない従来構造の薄膜トランジスタと比
較しながら、しきい値電圧（Ｖ　ｔ　ｈ）の変動量（Δ
Ｖｔｈ）の経時変化を調べた。

その結果を第２図及び第３図に示す。図中、実線は上述
した本実施例による薄膜トランジスタの経時変化を示す
。また、破線は第５図に示した従来構造の薄膜トランジ
スタの経時変化を示す。図から、本実施例の薄膜トラン
ジスタによる変動量（Δｖ　ｔ　ｈ）は従来の薄膜トラ
ンジスタに比べ半分以下に抑えられていることが分かる
。

また、ソース・ドレイン間のＯＮ電流を調べたところ、
本実施例の薄膜トランジスタのほうが従来の薄膜トラン
ジスタに比べ数倍の大きさとなった。

（第２の発明の実施例）次に、第２の発明の実施例を第４図を参照して説明する
。

第４図は、第２の発明の実施例に係る薄膜トランジスタ
の断面図である。

本実施例による薄膜トランジスタは、ゲート電極１２、
ゲート絶縁層１３、半導体層１５、ゲート絶縁層１３と
半導体層１５との間に設けられた緩衝層１４、ソース電
極１６、及びドレイン電極１７から構成されでいる。

ゲート電極１２は、ガラスからなる透明絶縁基板１１上
にクロム（Ｃｒ）により３０００　（オングストローム
）の厚みで形成され、その上に窒化シリコン膜によって
２０００　（オングストローム）の厚みでゲート絶縁層
１３が設けられている。緩衝層１４は、ゲート絶縁層１
３形成後にスパッタリング装置により表面ライトエツチ
ングした後、モリブデン（ＭＯ）により３００（オング
ストローム）の厚みで形成されている。また、この緩衝
層１４はフォトエツチングによりソース電極１６側とド
レイン電極１７側とに分離して形成しである。

そして表面ライトエツチングした後、緩衝層１４の上に
２０００　（オングストローム）厚の非晶質シリコン膜
（ａ−３ｉ）とリンドープ非晶質シリコン（ｎ＋−ａ−
Ｓｉ）により半導体層１５を形成し、さらにアルミニウ
ム（ＡＩ）によりソース電極１６とドレイン電極１７を
形成している。

緩衝層１４は、半導体層１５表面に誘起される有効電荷
量の変化を少なくする働きをするものである。即ち、緩
衝層１４が半導体層１５の代わりに緩衝層１４と相互作
用することにより、半導体層１５中の有効電荷の減少を
防ぐ。このため、緩衝層１４には、上記のごとく半導体
層１５よりもキャリア密度の高い材料を用いて形成しで
ある。

また、この緩衝層１４はソース・ドレイン電流の経路に
なり得ることから、ソース電極１６側とドレイン電極１
７側とに分離して形成しである。

そして、図示のごとくゲート絶縁層１３の一方にゲート
電極１２が位置し他方に緩衝層１４が位置し、半導体層
１５の一方に緩衝層１４が位置し他方にソース電極１６
とドレイン電極１７が位置するというように、対称性の
ある構成がとられている。

上述のような構成により、予め緩衝層１４中にキャリア
が拡散していることから、しきい値電圧の経時変動が抑
制されると共に、高いソース・ドレイン間の電流を得る
ことができるものである。

［発明の効果］以上説明したように本発明によれば、ゲート絶縁層と半
導体層との間に設けた緩衝層のエネルギーバンドギャッ
プ幅を半導体層のエネルギーバンドギャップ幅より広く
し、また緩衝層のキャリア密度を半導体層のキャリア密
度より高くすることにより、しきい値電圧の経時変化を
減少させ安定した駆動がなされる薄膜トランジスタを提
供することができる。

また、緩衝層のキャリア密度を半導体層より高くし、緩
衝層を、ソース側、ドレイン側とに分離することにより
、高いソース・ドレイン間のＯＮ電流を得ることができ
る。

【図面の簡単な説明】

第１図は第１の発明の実施例による薄膜トランジスタの
断面図、第２図及び第３図は各々第１図に示した薄膜トランジス
タにおけるしきい値電圧の経時変化を示す図、第４図は第２の発明の実施例による薄膜トランジスタの
断面図、第５図は従来構造の薄膜トランジスタの一例を示す断面
図、第６図は従来構造の薄膜トランジスタのドレイン電流−
ゲート電圧特性を示す図である。１．１１・・・透明絶縁基板、２．１２・・・ゲート電
極、３゜３・・・ゲート絶縁層、４゜４・・・緩衝層、５゜５・・・半導体層、６゜１６・・・ソース電極、７゜７・・・ドレイン電極。

Claims

【特許請求の範囲】

（１）ゲート電極、ゲート絶縁層、半導体層、ゲート絶
縁層と半導体層との間に設けられた緩衝層、ソース電極
、及びドレイン電極からなり、前記緩衝層のエネルギーバンドギャップ幅が前記半導体
層のエネルギーバンドギャップ幅より広いことを特徴と
する薄膜トランジスタ。
（２）緩衝層は、シリコンを主成分とする層であること
を特徴とする請求項第１項に記載の薄膜トランジスタ。
（３）ゲート電極、ゲート絶縁層、半導体層、ゲート絶
縁層と半導体層との間に設けられた緩衝層、ソース電極
、及びドレイン電極からなり、前記緩衝層のキャリア密度が前記半導体層のキャリア密
度より高いことを特徴とする薄膜トランジスタ。
（４）緩衝層は、ソース側、ドレイン側とに分離されて
いることを特徴とする請求項第３項に記載の薄膜トラン
ジスタ。
（５）半導体層は、非晶質シリコン層からなることを特
徴とする請求項第１項または第３項に記載の薄膜トラン
ジスタ。