JPH08213574A - ゲートアレイ装置及びその製造方法 - Google Patents

ゲートアレイ装置及びその製造方法

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JPH08213574A
JPH08213574A JP7302714A JP30271495A JPH08213574A JP H08213574 A JPH08213574 A JP H08213574A JP 7302714 A JP7302714 A JP 7302714A JP 30271495 A JP30271495 A JP 30271495A JP H08213574 A JPH08213574 A JP H08213574A
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JP
Japan
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gate array
logic cells
gates
compact
metal
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Pending
Application number
JP7302714A
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English (en)
Inventor
Uzi Yoeli
ウズィ・ヨエリ
Meir Janai
メイア・ジャナイ
Zvi Orbach
ツヴィ・オーバチ
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Chip Express Israel Ltd
Original Assignee
Chip Express Israel Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 構成自在なゲートアレイ装置またはコンパク
トなゲートアレイ装置として使用可能なゲートアレイ装
置を提供する。 【構成】 コラムに配置された２ゲート論理セルから成
るアレイと、前記論理セルを相互連結してマイクロセル
のクラスタにする底部金属層及び該底部金属層上に配置
された少なくとも一つの金属層を備えた金属グリッド
と、前記底部金属層から形成され、前記コラムに概ね平
行に伸長する電源及び接地用線と、前記マイクロセルの
クラスタを相互連結し、前記論理セルのコラムを横断す
る平行な金属トラックを備えた経路指定グリッドとを備
え、各論理セルを結合するのに使用される前記平行な金
属トラックが僅か二本であることを特徴とする構成自在
なゲートアレイ装置またはコンパクトゲートアレイ装置
として使用可能なゲートアレイ装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概ね半導体装置に関
し、より詳細にはゲートアレイに関する。
【０００２】
【従来の技術】従来の技術において、非常に様々な種類
のゲートアレイが知られている。特にレーザーで構成さ
れるゲートアレイを含んだ構成自在なゲートアレイが公
知であり、プロトタイプや短期の応用に利用されてい
る。本発明の出願人／譲受人の下記の米国特許は構成自
在なゲートアレイに関するものであり、それらは、米国
特許番号第４，８７５，９７１号、第４，９２４，２８
７号、第４，９３３，７３８号、第４，９６０，７２９
号、第５，０４９，９６９号、第５，１１１，２７３
号、第５，１３８，１９４号、第５，２６０，５９７
号、及び第５，３２９，１５２号である。
【０００３】一般に、従来技術においては、都合よくレ
ーザーで構成されるためには、構成自在なゲートアレイ
の論理セル及びその接点が全体の密度が比較的低くなる
ような構成にされており、このために斯かるゲートアレ
イの大量利用は不経済となる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、プロ
トタイプまたは少量生産用にレーザーで構成されるかま
たは単一マスクで構成され、且つ、磁器化自在となって
コンパクトなデザインにされて経済的な大量生産を可能
とする多層ランダム論理ゲートアレイ装置を提供するこ
とである。
【０００５】
【課題を解決するための手段】本発明は、最初はプロト
タイプ用のレーザーで構成されるかまたは単一マスク構
成される多層ランダム論理ゲイトアレイ装置を作り、次
いで該構成自在な装置のデザインを自動的に且つデザイ
ンルールを変更せずに利用し、且つ、前記構成自在な装
置を磁器化して経済的な大量生産を可能にするコンパク
トなデザインを作る技術を提供するものである。
【０００６】本発明の好適な一実施例によれば、互換的
にマッピングとも称される磁器化により前記のコンパク
トな装置の構成自在な装置の論理マクロセルの相対的な
位置が保持される。従って、磁器化には構成自在な装置
の再設計を必要としない。このようにして出来上がった
コンパクトな装置は機能、性能及びタイミング面におい
て非磁器化の構成自在な装置と概ね同一である。
【０００７】従って、本発明の一好適な実施例によれ
ば、多数の相互結合された論理サイトと、該多数の相互
結合された論理サイトと関係した電気信号入力及び電気
信号出力とを備え、前記多数の相互結合された論理サイ
トが互いに相互接合された複数の電気経路を含んだ論理
サイトから成る少なくとも一つの軸線方向のアレイ及び
該複数の電気経路に結合されない少なくとも一つの電気
経路を含むことを特徴とするコンパクトゲートアレイが
提供される。
【０００８】更に、本発明の別の好適な実施例によれ
ば、コラムに配置された２ゲート論理セルから成るアレ
イと、前記論理セルを相互連結してマイクロセルのクラ
スタにする底部金属層及び該底部金属層上に配置された
少なくとも一つの金属層を備えた金属グリッドと、前記
底部金属層から形成され、前記コラムに概ね平行に伸長
する電源及び接地用線と、前記マイクロセルのクラスタ
を相互連結し、前記論理セルのコラムを横断する平行な
金属トラックを備えた経路指定グリッドとを備え、各論
理セルを結合するのに使用される前記平行な金属トラッ
クが僅か二本であることを特徴とする構成自在なゲート
アレイ装置またはコンパクトゲートアレイ装置として使
用可能なゲートアレイ装置が提供される。
【０００９】更に、本発明の一好適な実施例によれば、
各々が少なくとも一つのチャネルを含んだコラムに配置
された論理セルより成るアレイであって、該論理セルの
各々が半導体材料の埋設された複数の領域を備えてお
り、該領域が導電ゲートにより互いに隔置されているア
レイと、各論理セル内の各チャネルに沿って互いにジグ
ザグの関係に配置された概ね均一なサイズにされた複数
の接点サイトにおいて前記半導体材料埋設領域に結合さ
れた前記論理セルを相互結合し、且つ、少なくとも二つ
の金属層を備えたことを特徴とするコンパクトゲートア
レイ装置が提供される。
【００１０】各チャネルの長さは各チャネルの接点サイ
ト数に該サイトの前記チャネルに平行な部分の寸法を乗
したものより短いのが好適である。
【００１１】更に、本発明の別の好適な実施例によれ
ば、各々が少なくとも一つのチャネルを含んだコラムに
配置された論理セルより成るアレイであって、該論理セ
ルの各々が半導体材料の埋設された複数の領域を備えて
おり、該領域が導電ゲートにより互いに隔置されている
アレイと、概ね均一なサイズにされた複数の許容接点サ
イトの中の選択したサイトにおいて前記半導体材料埋設
領域に結合され、前記コラムに平行な任意の線に沿った
前記許容接点サイト数が該線に沿った前記半導体材料埋
設領域数より少ない前記論理セルを相互結合し、且つ、
少なくとも二つの金属層を備えたことを特徴とするコン
パクトゲートアレイ装置が提供される。
【００１２】更に、本発明の前記実施例によれば、前記
コラムに平行な前記線の各々に沿った前記対の接点サイ
トの中間に接点サイトを収容するには前記線に沿った寸
法が短過ぎる少なくとも一つの隔離領域が存在する。
【００１３】更に、本発明の一好適な実施例によれば、
各々が少なくとも一つのチャネルを含んだコラムに配置
された論理セルより成るアレイであって、該論理セルの
各々が半導体材料の埋設された複数の領域を備えてお
り、該領域が導電ゲートにより互いに隔置されているア
レイと、前記論理セルを結合し且つ少なくとも二つの金
属層を備えた金属グリッドであって、該グリッドが概ね
均一のサイズにされた複数の接点サイトで前記半導体埋
設領域に結合され、前記少なくとも二つの金属層が概ね
均一のサイズにされた複数の通路サイトで結合されてい
る金属グリッドとを備え、前記コラムの長さが該コラム
に平行な線に沿った前記埋設領域数に前記線に沿った各
埋設領域の長さを乗したものより短いことを特徴とする
コンパクトゲートアレイ装置が提供される。
【００１４】本発明の好適な実施例によれば、プログラ
ム自在のゲートアレイを提供する段階と、該ゲートアレ
イをプログラムする段階と、該ゲートアレイをプログラ
ムする段階に引き続いて、レーザープログラムされた前
記ゲートアレイのコンピュータファイルを修正して、プ
ログラムされたゲートアレイの修正コンピュータファイ
ルを製造し、該ゲートアレイの少なくとも一つの金属層
が再構成されて密度を上げる段階と、前記修正コンピュ
ータファイルを使用して高密度プログラム済ゲートアレ
イを大量生産する段階とを含むことを特徴とする高密度
ゲートアレイを製造する方法が提供される。
【００１５】前記プログラム自在のゲートアレイのプロ
グラムをレーザーまたはフォトリソグラフィ等の種々の
技術により実施することが可能である。
【００１６】更に、本発明の好適な実施例によれば、所
定の軸線に沿って配置された複数の論理セルを有する比
較的大きなゲートアレイ及び通路サイトの通路により相
互結合された複数の金属層を含んだ金属製の相互結合グ
リッドを提供する段階であって、各論理セルがｎ個の通
路サイトに伸びる長さを有する金属製の相互結合グリッ
ドを提供する段階と、前記比較的大きなゲートアレイを
各論理セルが僅かｎ−１／２個の通路サイトに伸びる長
さを有する比較的よりコンパクトなゲートアレイ上にマ
ッピングする段階とを含むことを特徴とする比較的大き
なゲートアレイ装置をよりコンパクトなゲートアレイ装
置にマッピングする方法が提供される。ｎは４、３と１
／２または３に等しいことが好適である。
【００１７】前記比較的よりコンパクトなゲートアレイ
の前記論理セルの各々は前記比較的より大きなゲートア
レイの前記論理セルに使用されている複数のトランジス
タの幅と比較すれば幅が縮小された複数のトランジスタ
を備えているのが好適である。
【００１８】更に、本発明の別の好適な実施例によれ
ば、第１の複数のゲートを有する比較的大きなゲートア
レイ装置を該第１の複数のゲートより小さい第２の複数
のゲートを有する比較的よりコンパクトなゲートアレイ
装置にマッピングする方法において、第１の複数のゲー
トを有し且つ第１の矩形区域を覆う比較的大きなゲート
アレイを提供する段階と、前記第２の複数のゲートより
小さいまたは等しい且つ前記第１の矩形区域より小さな
矩形ブロックの区域内に配置された第３の複数のゲート
を前記比較的大きなゲートアレイ内で使用する段階と、
前記複数のゲートを前記矩形ブロックの区域より小さい
または等しい区域と有する比較的よりコンパクトなゲー
トアレイ装置にマッピングする段階とを含むことを特徴
とする方法が提供される。
【００１９】本発明は添付図面を参照しつつなされる以
下の詳細な説明により更に完全に理解されるものであ
る。
【００２０】
【発明の実施の形態】１９８６年にアディソン・ウェズ
リー（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ）社から出版され
たＮ．Ｈ．Ｅ．ウェスト（Ｎ．Ｈ．Ｅ． Ｗｅｓｔｅ）
及びＫ．エシュラギアン（Ｋ． Ｅｓｈｒａｇｈｉａ
ｎ）による「ＣＭＯＳ ＶＬＳＩ設計原理（Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇ
ｎ）」の２４２ページの図６．２．ｃ．に記載されてい
る如き従来技術のゲートアレイ装置の一部を図示した図
１を参照する。該図１に示したのは２ゲート論理セル１
２のコラム１０であり、該コラム１０に沿った前記論理
セル１２のピッチをＰとする。
【００２１】各論理セル１２は導電ゲート１６により互
いに隔置された複数の半導体材料埋設領域１４を含んで
いる。該半導体材料埋設領域１４は接点サイト２０に配
置された複数の接点１８と連絡している。各領域１４内
の平行接点サイトの数は３、４、５、６またはそれ以上
であって良い。（上記で参照した従来技術では６個のサ
イトが示されている。）
【００２２】従来の技術ではコラム１０に沿って３つの
領域１４を有する論理セルのピッチＰは領域１４の長さ
Ｒの３倍とコラム１０に沿った２つのゲート１６以上と
なることに留意する必要がある。
【００２３】本発明の好適な実施例に従って構成され且
つ作動するゲートアレイ装置の一部を図示した図２を参
照する。該図２には２ゲート論理セル３２のコラム３０
が示されており、該コラム３０に沿った論理セル３２の
ピッチをＱとする。
【００２４】各論理セル３２は導電ゲート３６により互
いに隔置された複数の半導体材料埋設領域３４を含んで
いる。該半導体材料埋設領域３４は接点サイト４０に配
置された平行な接点３８と連絡している。斯かる領域３
４の１つに就いて１個の接点を図示しているが、通常そ
れ以上の接点を用いても良い。
【００２５】２乃至３個のサイト（図１）がコラムに沿
って論理セル１２の両側に並列に配置された従来の技術
とは対照的に、本発明においては、論理セルの両側にそ
れより少数の接点サイトが配置され、且つ、それらが非
ジグザグ配列に配置されている点に留意する必要があ
る。図２において明白に分かるジグザグ配置によればコ
ラム３０に沿って３個の領域３４を有する論理セルのピ
ッチＱはピッチＰ（図１）より短い。更に、ピッチＱは
従来の技術の領域１４の長さの３倍とコラム１０に沿っ
たゲート１６を合わせた長さより短い。
【００２６】更に、従来の技術においては、導電ゲート
１６が概ねコラム１０に垂直な直線に沿って伸長してい
るが、本発明のゲートアレイでは導電ゲート３６は多数
の曲がり部を含んで接点サイト４０がジグザグの配列に
なるように収容している点に留意する必要がある。
【００２７】本発明の好適な実施例により構成され且つ
作動するゲートアレイの実際のレイアウトの一部であ
り、且つ、金属製相互結合の一例をも含んでいる図３を
参照する。論理セルを符号４２で示し、半導体材料埋設
領域を符号４４で、導電ゲートを符号４６で、及び接点
を符号５０で示す。
【００２８】金属製のグリッド４８が論理セル４２を相
互結合してマイクロセルのクラスタを構成している。金
属製のグリッドは符号５２で示した底部金属層Ｍ１を含
んだ少なくとも２つの金属層及び符号５４で示した該底
部金属層の上方の少なくとも１つの金属層Ｍ２を備えて
いる。底部層５２は電源用線５６及び接地用線５８を画
定する。
【００２９】経路指定グリッド６８は論理セルのクラス
タを相互結合し、且つ、平行な金属トラック７０を介し
て該論理セルクラスタと連絡している。図３から分かる
ように、各論理セルを結合するのに僅か２本の平行な金
属トラックしか使用していないことは本発明に特有の特
徴である。
【００３０】図２のゲートアレイの別の特徴を図示した
図４を参照する。複数の許容接点サイトがあり、これが
所定の設計規則の下での最小寸法に合致しているのが分
かる。許容接点サイトを符号８０で示す。設計規則の最
小寸法要件を満たさない禁制接点サイトを符号８２で示
す。
【００３１】また、例えば層５２のＭ１及び層５４のＭ
２等の異なる金属層間で電気接点を提供する複数の通路
８４が設けられている。通路は通路サイト８６に配置さ
れる。所定の設計規則で求められている通路サイト８６
の最小寸法は、最寄りで隣接しているが関係のない金属
層までの距離の半分まで伸長している通路サイト８６の
エンベロープにより示される。許容通路サイトの要件は
これらの金属層に重畳する２つのサイト間において電気
接点が確実になされること、且つ、これらの金属が平行
な金属線または金属トラックと意図した時を除いては連
絡しないということである。
【００３２】コラムに沿った隣接する論理セル４２間の
ピッチをＱで表し、コラムに沿った各通路サイト８６の
長さをＳで表す。コラムに平行な任意の線に沿った許容
経路接点８６の数が同一線に沿った半導体埋設領域４４
の数より少ないという点が本発明に特有の特徴である。
更に、コラムに平行なＬＬ’等の任意の線に沿った許容
接点サイトの数が該線に沿った半導体埋設領域４４の数
より少ないという点も本発明に特有の特徴である。
【００３３】次に、本発明の好適な実施例による比較的
大きなサイズのプログラム自在のゲートアレイを比較的
小さなサイズの大量生産ゲートアレイにマッピングする
技術を図示した図５及び図６を参照する。
【００３４】図５は所定のサイズのゲートアレイに使用
するゲート９０の選定が隣接するゲート間の干渉を最小
限にする規則に従ってなされ且つ所定の略矩形の領域内
に使用したゲートの全てを配置しないようになされてい
るのが見てとれる従来の技術のゲートアレイの使用を図
示したものである。
【００３５】図６は本発明の好適な実施例によるマッピ
ングを図示しており、該マッピングは使用するゲート９
０の選定から始めるのが好適であって、ゲートアレイの
最小限の矩形区域内にそれら全てが配置されるようにさ
れている。本発明の好適な実施例によれば、その後のマ
ッピングによりコラムの数及び矩形区域のコラムの１つ
当たりの論理サイト数が保持されて、結果として生じる
マッピングの終了したゲートアレイが可能な限りコンパ
クトなものとなる。
【００３６】本発明の好適な実施例によれば、プログラ
ムされたゲートアレイの矩形区域がＡ×Ｂであるのが典
型的なプログラム自在のゲートアレイを提供する段階
と、該ゲートアレイをプログラムする段階と、該ゲート
アレイをプログラムする段階に引き続いて、プログラム
された前記ゲートアレイのコンピュータファイルを修正
して、プログラムされたゲートアレイの修正コンピュー
タファイルを製造する段階と、前記修正コンピュータフ
ァイルを使用して高密度プログラム済ゲートアレイを大
量生産する段階とを含むことを特徴とする高密度ゲート
アレイを製造する方法が提供される。
【００３７】更に、本発明の好適な実施例によれば、所
定の軸線に沿って配置された複数の論理セルを有する比
較的大きなゲートアレイ及び通路サイトの通路により相
互結合された複数の金属層を含んだ金属製の相互結合グ
リッドを提供する段階であって、各論理セルがｎ個の通
路サイトに伸びる長さを有する金属製の相互結合グリッ
ドを提供する段階と、前記比較的大きなゲートアレイを
各論理セルが僅かｎ−１／２個の通路サイトに伸びる長
さを有する比較的よりコンパクトなゲートアレイ上にマ
ッピングする段階とを含むことを特徴とする比較的大き
なゲートアレイ装置をよりコンパクトなゲートアレイ装
置にマッピングする方法が提供される。
【００３８】前記比較的よりコンパクトなゲートアレイ
の前記論理セルの各々は前記比較的より大きなゲートア
レイの前記論理セルに使用されている複数のトランジス
タの幅と比較すれば幅が縮小された複数のトランジスタ
を備えているのが好適である。
【００３９】図３及び図４は前記のマッピングにより達
成される比較的よりコンパクトなゲートアレイの好適な
実施例を図示している。
【００４０】所謂「連続ゲート」設計においては、上記
に説明した論理セルは半導体材料埋設領域が隣接した一
対の導電ゲートである点に留意する必要がある。
【００４１】更に、本発明の開示及び特許請求の範囲を
通じて言及した「金属線」は金属物質またはそれに匹敵
する導電性を有する物質から形成することが可能である
点にも留意する必要がある。
【００４２】本発明は本書に図示且つ記載したことのみ
に限定されるものではなく、寧ろ本発明の範囲は冒頭の
特許請求の範囲により定義されることは当業者に明白な
ことである。
【図面の簡単な説明】
【図１】従来の技術のゲートアレイ装置の一部の略図で
ある。
【図２】本発明の好適な実施例により構成され且つ作動
するゲートアレイ装置の一部の略図である。
【図３】本発明の好適な実施例により構成され且つ作動
するゲートアレイ装置の構成の一部の拡大図である。
【図４】図３の構成の一部の別の拡大図である。
【図５】従来の技術によるゲートアレイの使用の概念図
である。
【図６】本発明の好適な実施例によりなされるマッピン
グの概念図である。
【符号の説明】
３０ コラム ３２、４２ 論理セル ３４、４４ 半導体材料埋設領域 ３６、４６ 導電ゲート ３８ 接点 ４
０、５０ 接点サイト ４８ 金属グリッド ５２ 底部金属層 ５６
電源用線 ５８ 接地用線 ６８ 経路指定グリッド ７０ 金属トラック
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595164132 Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｅｎｔｅｒ，ＰＯＢ 2401，Ｈａｉｆ ａ 31000，Ｉｓｒａｅｌ (72)発明者 メイア・ジャナイ イスラエル国ハイファ 34861，マーティ ン・ブーバー・ストリート 12 (72)発明者 ツヴィ・オーバチ イスラエル国ハイファ 34748，デレチ・ ハヤム 143エイ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 コラムに配置された２ゲート論理セルか
    ら成るアレイと、 前記論理セルを相互連結してマイクロセルのクラスタに
    する底部金属層及び該底部金属層上に配置された少なく
    とも一つの金属層を備えた金属グリッドと、 前記底部金属層から形成され、前記コラムに概ね平行に
    伸長する電源及び接地用線と、 前記マイクロセルのクラスタを相互連結し、前記論理セ
    ルのコラムを横断する平行な金属トラックを備えた経路
    指定グリッドとを備え、 各論理セルを結合するのに使用される前記平行な金属ト
    ラックが僅か二本であることを特徴とする構成自在なゲ
    ートアレイ装置またはコンパクトなゲートアレイ装置と
    して使用可能なゲートアレイ装置。
  2. 【請求項２】 各々が少なくとも一つのチャネルを含ん
    だコラムに配置された論理セルより成るアレイであっ
    て、該論理セルの各々が半導体材料の埋設された複数の
    領域を備えており、該領域が導電ゲートにより互いに隔
    置されているアレイと、 各論理セル内の各チャネルに沿って互いにジグザグの関
    係に配置された概ね均一なサイズにされた複数の接点サ
    イトにおいて前記半導体材料埋設領域に結合された前記
    論理セルを相互結合し、且つ、少なくとも二つの金属層
    を備えたことを特徴とするコンパクトなゲートアレイ装
    置。
  3. 【請求項３】 各チャネルの長さは各チャネルの接点サ
    イト数に該サイトの前記チャネルに平行な寸法を乗した
    ものより短いことを特徴とする請求項２に記載の装置。
  4. 【請求項４】 各々が少なくとも一つのチャネルを含ん
    だコラムに配置された論理セルより成るアレイであっ
    て、該論理セルの各々が半導体材料の埋設された複数の
    領域を備えており、該領域が導電ゲートにより互いに隔
    置されているアレイと、 概ね均一なサイズにされた複数の許容接点サイトの中の
    選択したサイトにおいて前記半導体材料埋設領域に結合
    され、前記コラムに平行な任意の線に沿った前記許容接
    点サイト数が該線に沿った前記半導体材料埋設領域数よ
    り少ない前記論理セルを相互結合し、且つ、少なくとも
    二つの金属層を備えたことを特徴とするコンパクトなゲ
    ートアレイ装置。
  5. 【請求項５】 前記コラムに平行な前記線の各々に沿っ
    た前記対の接点サイトの中間に接点サイトを収容するに
    は前記線に沿った寸法が短過ぎる少なくとも一つの隔離
    領域が存在することを特徴とする請求項４に記載の装
    置。
  6. 【請求項６】 各々が少なくとも一つのチャネルを含ん
    だコラムに配置された論理セルより成るアレイであっ
    て、該論理セルの各々が半導体材料の埋設された複数の
    領域を備えており、該領域が導電ゲートにより互いに隔
    置されているアレイと、 前記論理セルを結合し且つ少なくとも二つの金属層を備
    えた金属グリッドであって、該グリッドが概ね均一のサ
    イズにされた複数の接点サイトで前記半導体埋設領域に
    結合され、前記少なくとも二つの金属層が概ね均一のサ
    イズにされた複数の通路サイトで結合されている金属グ
    リッドとを備え、 前記コラムの長さが該コラムに平行な線に沿った前記埋
    設領域数に前記線に沿った各通路サイトの長さを乗した
    ものより短いことを特徴とするコンパクトなゲートアレ
    イ装置。
  7. 【請求項７】 プログラム自在のゲートアレイを提供す
    る段階と、 該ゲートアレイをプログラムする段階と、 該ゲートアレイをプログラムする段階に引き続いて、プ
    ログラムされた前記ゲートアレイのコンピュータファイ
    ルを修正して、プログラムされたゲートアレイの修正コ
    ンピュータファイルを製造し、該ゲートアレイの少なく
    とも一つの金属層が再構成されて密度を上げる段階と、 前記修正コンピュータファイルを使用して高密度プログ
    ラム済ゲートアレイを大量生産する段階とを含むことを
    特徴とする高密度ゲートアレイを製造する方法。
  8. 【請求項８】 前記ゲートアレイの前記プログラムをレ
    ーザーにより実施することを特徴とする請求項７に記載
    の方法。
  9. 【請求項９】 前記ゲートアレイの前記プログラムをフ
    ォトリソグラフィにより実施することを特徴とする請求
    項７に記載の方法。
  10. 【請求項１０】 所定の軸線に沿って配置された複数の
    論理セルを有する比較的大きなゲートアレイ及び通路サ
    イトの通路により相互結合された複数の金属層を含んだ
    金属製の相互結合グリッドを提供する段階であって、各
    論理セルがｎ個の通路サイトに伸びる長さを有する金属
    製の相互結合グリッドを提供する段階と、 前記比較的大きなゲートアレイを各論理セルが僅かｎ−
    １／２個の通路サイトに伸びる長さを有する比較的より
    コンパクトなゲートアレイ上にマッピングする段階とを
    含むことを特徴とする比較的大きなゲートアレイ装置を
    よりコンパクトなゲートアレイ装置にマッピングする方
    法。
  11. 【請求項１１】 ｎは３以上且つ４以下であることを特
    徴とする請求項１０に記載の方法。
  12. 【請求項１２】 前記比較的よりコンパクトなゲートア
    レイの前記論理セルの各々は前記比較的より大きなゲー
    トアレイの前記論理セルに使用されている複数のトラン
    ジスタの幅と比較すれば幅が縮小された複数のトランジ
    スタを備えていることを特徴とする請求項１０に記載の
    方法。
  13. 【請求項１３】 第１の複数のゲートを有する比較的大
    きなゲートアレイ装置を該第１の複数のゲートより小さ
    い第２の複数のゲートを有する比較的よりコンパクトな
    ゲートアレイ装置にマッピングする方法において、 第１の複数のゲートを有し且つ第１の矩形区域を覆う比
    較的大きなゲートアレイを提供する段階と、 前記第２の複数のゲートより小さいまたは等しい且つ前
    記第１の矩形区域より小さな矩形ブロックの区域内に配
    置された第３の複数のゲートを前記比較的大きなゲート
    アレイ内で使用する段階と、 前記第３の複数のゲートを前記矩形ブロックの区域より
    小さい区域を有する比較的よりコンパクトなゲートアレ
    イ装置にマッピングする段階とを含むことを特徴とする
    方法。
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