JPS6310893A - デイジタル内挿回路 - Google Patents
デイジタル内挿回路Info
- Publication number
- JPS6310893A JPS6310893A JP61154900A JP15490086A JPS6310893A JP S6310893 A JPS6310893 A JP S6310893A JP 61154900 A JP61154900 A JP 61154900A JP 15490086 A JP15490086 A JP 15490086A JP S6310893 A JPS6310893 A JP S6310893A
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- Japan
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- signal line
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- phase
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- memories
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- Pending
Links
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- 230000006870 function Effects 0.000 claims abstract description 9
- 230000003111 delayed effect Effects 0.000 abstract description 4
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- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はある符号化速度で予めディジタル化された信号
を他の速度で符号化する、いわゆるリサン７’ ＩＪン
ク回路に関し、％にス午ヤンコンパータなどの高速で映
像信号の符号化速度を変換する形式のディジタル内挿回
路に関する。
を他の速度で符号化する、いわゆるリサン７’ ＩＪン
ク回路に関し、％にス午ヤンコンパータなどの高速で映
像信号の符号化速度を変換する形式のディジタル内挿回
路に関する。
（従来の技術）
従来、この種のりサンプリング回路では、信号をアナロ
グ波形に変換して低域Ｆ波器を通し、別の符号化速度で
ディジタル信号に変換する方式か、あるいはディジタル
信号のまま直線的に内挿するパイリニア形（ＢＩ −Ｌ
ＩＮＥＡＲ）の内挿方式か、または最も近い入力データ
をそのまま使う最近接法（ＮＥＡＲＥＳＴ ＮＥＩＧＨ
ＢＯＲ）ｉｌ公知で４った。
グ波形に変換して低域Ｆ波器を通し、別の符号化速度で
ディジタル信号に変換する方式か、あるいはディジタル
信号のまま直線的に内挿するパイリニア形（ＢＩ −Ｌ
ＩＮＥＡＲ）の内挿方式か、または最も近い入力データ
をそのまま使う最近接法（ＮＥＡＲＥＳＴ ＮＥＩＧＨ
ＢＯＲ）ｉｌ公知で４った。
（発明が解決しようとする問題点）
上述した従来のりサンプリング回路において、映像信号
は音声信号とは異なシ、信号の周期性があまシなく、ま
た出力を画像としてみることが多いため、前述の従来方
式では画像に濃淡の縞（リンギング）が出やすく、異な
った複数の入力速度に対応するぺは回路が複雑になりす
ぎるという欠点がある。したがって、画像のコントラス
トが甘くなシ、入力符号化速度と出力符号化速度との相
違にもとづくビートによシ画像上の斜線が直線にならな
いため、画質を劣化させるという欠点がある。
は音声信号とは異なシ、信号の周期性があまシなく、ま
た出力を画像としてみることが多いため、前述の従来方
式では画像に濃淡の縞（リンギング）が出やすく、異な
った複数の入力速度に対応するぺは回路が複雑になりす
ぎるという欠点がある。したがって、画像のコントラス
トが甘くなシ、入力符号化速度と出力符号化速度との相
違にもとづくビートによシ画像上の斜線が直線にならな
いため、画質を劣化させるという欠点がある。
しかし、画質を向上するために三次たたみ込み（ＣＵＢ
ＩＣＣ０ＮＶＯＬＵＴＩＯＮ）Ｏ！うナスプライン関数
に近似することは信号の高速性ゆえに困難であシ、また
回路が複雑になるという欠点もある。
ＩＣＣ０ＮＶＯＬＵＴＩＯＮ）Ｏ！うナスプライン関数
に近似することは信号の高速性ゆえに困難であシ、また
回路が複雑になるという欠点もある。
本発明の目的は、予想される演算結果をあらかじめ複数
の読出し専用メ、モリへの格納しておき、上記複数の専
用メモリの内容を位相同期ループによシ入力の符号化速
度の整数倍の速度で読出し、読出しデータを加算して、
入力符号化列に対しスプライン関数による重み付けを行
うことによって上記欠点を除去し、入力の符号化列に対
するスプライン関数による内挿を簡単な回路で実速に実
現できるように構成したディジタル内挿回路を提供する
ことにある。
の読出し専用メ、モリへの格納しておき、上記複数の専
用メモリの内容を位相同期ループによシ入力の符号化速
度の整数倍の速度で読出し、読出しデータを加算して、
入力符号化列に対しスプライン関数による重み付けを行
うことによって上記欠点を除去し、入力の符号化列に対
するスプライン関数による内挿を簡単な回路で実速に実
現できるように構成したディジタル内挿回路を提供する
ことにある。
（問題点を解決するための手段）
本発明によるディジタル内挿回路は、複数の読出し専用
メモリと、位相同期ループ回路と、シフトレジスタと、
複数の加算器とを具備して構成し九ものである。
メモリと、位相同期ループ回路と、シフトレジスタと、
複数の加算器とを具備して構成し九ものである。
複数の読出し専用メモリは、符号間内挿のため予め重み
付け演算結果を格納しておく丸めのものである。
付け演算結果を格納しておく丸めのものである。
位相同期ループ回路は、入力符号に対して内挿位相を示
すコードを生成することができるように、重み付け演算
結果を読出すためのものである。
すコードを生成することができるように、重み付け演算
結果を読出すためのものである。
シフトレジスタは、読出しにおいて複数の読出し専用メ
モリに入力符号列の情報を与え、スプライス関数を形成
することができるように遅延するためのものである。
モリに入力符号列の情報を与え、スプライス関数を形成
することができるように遅延するためのものである。
複数の加算器は、読出された重み付け演算結果を加算し
ておくためのものである。
ておくためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるディジタル内挿回路の一実施例
を示すブロック図である。第１図において、８はシフト
レジスタ、９は位相同期ループ回路、１０〜１３はそれ
ぞれ読出し専用メモリ、１４〜１６はそれぞれ加算器で
ある。
を示すブロック図である。第１図において、８はシフト
レジスタ、９は位相同期ループ回路、１０〜１３はそれ
ぞれ読出し専用メモリ、１４〜１６はそれぞれ加算器で
ある。
第１図において、信号線１上の入力符号列は信号線２上
の符号化タイミングパルスとともにシフトレジスタ８に
入力され、シフトレジスタ９で必要段数だけ遅延される
。一方、位相同期ループ回路９によシ、信号線２上のパ
ルス列のパルス間の内挿位相を示すコードが信号線ｓ上
に作られる。
の符号化タイミングパルスとともにシフトレジスタ８に
入力され、シフトレジスタ９で必要段数だけ遅延される
。一方、位相同期ループ回路９によシ、信号線２上のパ
ルス列のパルス間の内挿位相を示すコードが信号線ｓ上
に作られる。
読出し専用メモリ】Ｏ〜１３には、必要段数だけ遅延さ
れた入力符号と、内挿すべき位相に対応した重み付け結
果とが、それぞれ信号線５，３１〜３４に対応し九アド
レスに格納されている。このため、瞬時に重み付けの結
果が、例えば読出し専用メモリ１０の出力信号線６】に
現われる。これらが加算器１４〜】６によって必要数だ
け加算され、スプライン関数が生成されて内押結果とし
て信号線７上に送出される。
れた入力符号と、内挿すべき位相に対応した重み付け結
果とが、それぞれ信号線５，３１〜３４に対応し九アド
レスに格納されている。このため、瞬時に重み付けの結
果が、例えば読出し専用メモリ１０の出力信号線６】に
現われる。これらが加算器１４〜】６によって必要数だ
け加算され、スプライン関数が生成されて内押結果とし
て信号線７上に送出される。
（発明の効果）
以上請明したように本発明は、予想される演算結果をあ
らかじめ複数の読出し専用メモリへ格納しておき、複数
の読出し専用メモリの内容を、位相同期ループにより入
力の符号化速度の整数倍の速度で読出し、読出しデータ
を加算して、入力符号化列に対しスプライン関数による
重み付けを行うこトニよって、スキャンゴンパータ、あ
るいは等価な機器における映像信号のりサンプリングを
リアルタイムで実現でき、画質を向上できるという効果
がある。
らかじめ複数の読出し専用メモリへ格納しておき、複数
の読出し専用メモリの内容を、位相同期ループにより入
力の符号化速度の整数倍の速度で読出し、読出しデータ
を加算して、入力符号化列に対しスプライン関数による
重み付けを行うこトニよって、スキャンゴンパータ、あ
るいは等価な機器における映像信号のりサンプリングを
リアルタイムで実現でき、画質を向上できるという効果
がある。
第１図は、本発明によるディジタル内挿回路の一実施例
を示すブロック図である。 ８・−・シフトレジスタ ９・・・位相同期ループ回路 １０−１３・・・読出し専用メモリ １４〜１６・・・加算器 １．２．３１〜３４，８．６１〜６４，７・・・Φ・信
号線
を示すブロック図である。 ８・−・シフトレジスタ ９・・・位相同期ループ回路 １０−１３・・・読出し専用メモリ １４〜１６・・・加算器 １．２．３１〜３４，８．６１〜６４，７・・・Φ・信
号線
Claims (1)
- 符号間内挿のため予め重み付け演算結果を格納しておく
ための複数の読出し専用メモリと、入力符号に対して内
挿位相を示すコードを生成することができるように、前
記重み付け演算結果を読出すための位相同期ループ回路
と、前記読出しにおいて前記複数の読出し専用メモリに
前記入力符号列の情報を与え、スプライン関数を形成す
ることができるように遅延するためのシフトレジスタと
、前読出された重み付け演算結果を加算しておくための
複数の加算器とを具備して構成したことを特徴とするデ
ィジタル内挿回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154900A JPS6310893A (ja) | 1986-07-01 | 1986-07-01 | デイジタル内挿回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154900A JPS6310893A (ja) | 1986-07-01 | 1986-07-01 | デイジタル内挿回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310893A true JPS6310893A (ja) | 1988-01-18 |
Family
ID=15594414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154900A Pending JPS6310893A (ja) | 1986-07-01 | 1986-07-01 | デイジタル内挿回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022229A1 (fr) * | 1994-02-15 | 1995-08-17 | Nippon Engineering Systems Kabushiki Kaisha | Interpolation d'images et procede d'interpolation |
-
1986
- 1986-07-01 JP JP61154900A patent/JPS6310893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022229A1 (fr) * | 1994-02-15 | 1995-08-17 | Nippon Engineering Systems Kabushiki Kaisha | Interpolation d'images et procede d'interpolation |
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