JPS63109611A - デイジタルアナログ変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル信号をアナログ信号に変換するディ
ジタルアナログＣＤ／Ａ）変換方法に関し、特にパルス
ナンパモジュレーシ璽ン（ＰＮＭ）方式又はパルスワイ
ズスモジ、レージ冒ン（ＰＷＭ）　方式によるディジタ
ルアナログ変換方法に関する。

［従来の技術］ ディジタル信号をアナログ信号に変換するためのＤ／Ａ
変換器としては、第６図に示すような回路１０が知らｎ
ている。この回路１０は、０ＭＯ８構造のインバータ回
路１２とその出力端に接続された出力抵抗１４及び出力
容量１６から成っている。

即ち、上記ＣＭＯＳインバータ回路１２は、直列に接続
され　７’ｃ　ＰＭＯ８スイッチ１８とＮＭＯ８スイッ
チ２０から成っておｐ、ＰＭＯＳスイッチ１８のソース
が電源端子２２に接続され、ＮＭＯＳスイ、チ２０のソ
ースが基準電位点２４に接続されている。そしてとｎら
のスイッチＩｌｌ、２０のｆ−トが、該回路１０の入力
端２６に接続されている。ｔｘこｎらのスイッチ１８．
２０のドレインが、上記出力抵抗１４を介して出力端子
２８に接続されると共に、該出力端子２８と基準電位点
との間に上記出力容量１６が接続されている。

このような構成の回路１０を例えば溝方式で動作させる
には、第７図（＆）に示すよう表Ｐ％％Ｍクロックを入
力すｎば良い。同図に於いて（１）は７″、−ティが５
０％のクロックであり、こｎはＤ／Ａ変換器の「０」の
値に相当する。なお同図（ｂ）は、この人力クロックが
、仮に正弦波状に変化するとした場合に、どのような電
圧に相当するかを概略的に示している。（２）は、デユ
ーティが１００％のクロ。

りであシ、こｎはＤ／Ａ変換器の正側のフルスケールに
相当する。（３）は、デユーティが０％のクロックであ
シ、こｎはツへ変換器の負側のフルスケールに相当する
。このことから、（４）のように、１クロツクの時間を
ｔｃとし、且つ入力が正弦波で、ｔｎ時刻に於ける入力
の振幅がｓｌｎ　（ωｔｎ）で表わされる時は、クロッ
クの論理「１」の時間ｔａｒｉ、Ｃ ｔ＠　＝　−（ｌ−１−ｓｉｎａ＋ｔＨ）で表わされる
。ま次、論理「０」の時間１．は、Ｃ ｔｂ””　　（１−ｓｉｎωｔｎ） で表わされる。

第８図は、第６図の等価回路を示すものであり、ＰＭＯ
８及ヒＮＭＯ８スイ、　ｆ　１　Ｂ及び２０はそｎぞｎ
１理想スイツチとトランジスタ「オン」抵抗の直列接続
として表わされている。即ちＰＭＯＳスイッチ１８は、
オン抵抗３０とスイッチ３２で表わされ、ＮＭＯＳスイ
ッチ２０は、オン抵抗３４とスイッチ３６で表わされる
。

この時、抵抗１４を８．抵抗３０をＲ１、抵抗３４をＲ
１％容量１６をＣ１出力端子２８の時刻ｔｎに於ける電
圧をｖｎ−１、電源端子２．２の電位をＶとすると、ス
イッチ３２が１秒間「オン」シ九時の出力端子２８の電
圧変化、ΔＶ（ｔ）は、次の１１１式で示される。

ｔｆＩ−、スイッチ３６を１秒間「オン」した時の出力
端子２８の電圧変化ΔＸｉ）は、次の（２）式で示され
る。

（但し、ｔはＣとＲの時定数より十分に小さいものとし
た。）時刻１ｎでのスイッチ３２と３６の「オン」して
いる時間は、入力が正弦波の時にはｔ＆とｔｂで表わさ
れるから、時刻ｔｎでの出力電圧ｖｎは、＋ Δ＼ｔ）とΔ＼ｔ）の加算であり、次の（３）式のよう
に表わされる。

■ｎ−Δ戦Ｌｍ）＋Δ宿、） −（！（Ｖ−ＶＢ−１）（１＋ｓｉｎωｔｎ）−βＶｎ
−１（１−膳ｉｎωｔｎ）・・−・・１３） （但し、 であるン こｎｔ！ｌ埋すると、次の（４）式のようになる。

ｖｎ岨Ｖ（１＋ａｉｎｃａ＋ｔｎ）＋（α−β）（１−
ｓｌｎａ＋ＬＨ）ＶＢ−１・＋・−・−（４１上記（４
１式を私闘すると、次の（５１式のようになる。

Ｖｎ＝＝αＶ（１＋ｓｉｎωｔｎ） ＋　（（（ＩＰ−β）（１−ｍｌｎωｔ、月αＶ（１＋
ｓ　ｌ　ｎωｔｎ−１）＋（（α−β）　（１−１１ｎ
ａ＋ｔＨ−１））２ｄＶ（１−）ａ１ｎａ＋ｔ、−２）
＋（（α−βン（１−ａ１ｎωｔＨ−４））　　αＶ（
１→４１ｍ１ｔ１１４）＋（（α−β）（１−ｓ１ｎａ
＋ｔ１月αＶ（１＋ｓ　１　ｎ６Ｊｔ（１）＋（（α−
β）（１−ｓｉｎωｔ０月　ｖｏ　　　　　　・・−”
　１５）ここで、α−βを元に戻すと、次の（６）式と
なる。

ｔＣａ、　−Ｒ１ ２Ｃ（Ｒ＋Ｒ１）　（Ｒ＋Ｒ，）　　　””””ここで
、Ｒ１−Ｒ１が数Ωであるのに対して、Ｒは数十にΩで
あるので、（α−β）以下の項は十分に小さく、従って
考えなくても喪い。このため、上記（５）式は次の（７
）式で表わされる。

号σ（））ｓ　ｌ製ｔｎ片■（−（ζ１禰ω（＊１瞼ｔ
ｎ−ｔ）４（）Ｋ−力庫約１戯−■（シカ−１臓・８１
醗ｔニー１　・・・・・・（７）この（７）式の第１項
は直流オフセット分、第２項は入力信号に相当する出力
であり、＠３項は入力信号の２次高調波となる。

［発明が解決しようとする問題点１ 以上のことから従来の回路１０では、 程度の２次高調波が出る。Ｒ，−Ｒ１＝６Ω、Ｒ＝１０
諭。

Ｃ＝３００　ｐＦ、　ｔ６　＝２ｘ　１０−’程度が現
在のＬＳＩ技術で得らｎる値であり、このため２次歪は
、 程度である。このままでは、Ｄ／Ａ変換器は１２　ｂｉ
ｔ程度の精度しか得ることができない（７４ｄＢ＝６．
０２　。

Ｘビット数（１２ｂｉｔ）−１−２に相当）。このため
従来は、Ｒ２−”１　を合せるため、Ｒ１、Ｒ１を小さ
くシ、その誤差を小さくするか、Ｒを大きくすることが
考えらｎているが、Ｒ□　、Ｒ１を小さくすることはト
ランジスタ１８．２０を大きくすることであり、遷移状
態での亀・流が大きくなってしまい、電源に雑音を与え
る、消費電力が大きくなるといっ九欠点があった。ま九
、Ｒを大きくすることは外来雑音に弱くなるといった欠
点があり九。

この次め従来の回路１０は、１２ｂｉｔ精度までのい変
換器にしか適用できなかった。

本発明は上記の点に鑑みて成されたもので、２次歪を非
常に小さくシ、以って高精度のＤ／Ａ変換器を提供する
ことが可能となるような、ディジタルアナログ変換方法
を提供することを目的とする。

［問題点を解決するための手段］ 本発明は第１の態様として、インバータ回路の出力を、
その正入力端に所定の定電圧が印加され且つその負入力
端に帰還がかけられ次差動増幅回路の負入力端に供給す
るようにし次ものである。

さらに本発明は第２の態様として、第１のインバータ回
路の出力を、帰還がかけら−ｒＬ７’を差動増幅回路の
負入力端に供給すると共に、符号が反対で大きさの等し
いディジタル信号が入力される第２のインバータ回路の
出力を、上記差動増幅回路の正入力端に供給するように
したも、のである。

［作用］ 第１の態様に於いては、差動増幅回路の正入力端に与え
られる電位をｖｂとすると、上記（１）式及び（２）式
は、 となシ、結果として差動増幅回路の出力端子には、Ｖｎ
−（ｃｒＶ−（帥）Ｖｂ）−）−（ａへＨ）ｖｂ）ｓ　
ｉ　ｎωｔ。

なる出力電圧を得る。よってこの式では、上記（７）式
の第３項に対応する項がないため、２次高調波を出さな
い。

また、第２の態様に於いては、第２のインバ−タ回路に
よる逆相の出力が、上記（力式で表わされる正相の出力
から減算されるので、結果として差動増幅回路の出力端
子には、 ｖｎ−ｖｊｚ２αＶａｌｎｔＨ なる出力電圧を得る。よってこの式では、上記（７）式
の第１項及び第３項に対応する項がない丸め、２次高調
波だけでなく直流レベルまでも打消される。

［実施例コ 以下図面を参照して本発明の一実施例を説明する。第１
図は本発明による方法を適用して構成した回路を示すも
ので、従来と同様の回路１０に、抵抗３８と増幅器４０
を付加したものである。即ち、ＣＭＯＳインバータ回路
１２の出力を抵抗１４を介して増幅器４０の負入力端子
に与えている。この増幅器４０は、その正入力端子４２
に固定電位が与えらｎており、ま几その出力が抵抗３８
を介してその負入力端子に帰還されるようになっている
。

このような構成のものでは、増幅器４０の正入力端子４
２の電位をＶｂとすると、増幅器負入力もｖｂとなるの
で、上記＋１１式及び（２）式は、次の（８）式及び（
９）式のようになる。

これらに上記（３）式と同等の操作をして、出力電圧■
ｎを求めると、次の０１式のようになる。

■ｎ−Δ噴ｔａ）＋Δ汽ｔｂ） Ｍｌａ（Ｖ−Ｗｂ　）　（１＋ｓ　ｉ　ｎωｔｎ）−，
１／Ｖｌ）（１−ｓｉｎωｔｎ）−■−（α−１−、／
）Ｖｂ＋！Ｖｓ　ｉ　ｎωｔ１＋（ノー４）Ｖｂｓｉｎ
ωｔｎ−（ｃ！Ｖ−（（！＋７）Ｗｂ　）＋（（ＩＶ＋
（β−ｄ）Ｖｂ）ｓｌｎａ＋ｔＨ−−−−−−ｕ（１こ
の１１式の第１項は直流オフセットであシ、第２項は入
力に相幽し比出力である。上記４１１式かられかるよう
に、本発明を適用すると、従来回路１０のような２次高
調波を出さないため（上記（７）式の第３項に対応する
項がないから）、１３〜１６ｂｉｔ精度以上の精度を有
するＤ／Ａ変換器を提供できる。

第２図は、本発明の他の実施例を示すもので、増幅器４
０の正入力端子４２に与える電位を、上記回路１０と同
様の構成の回路４４を使用して発生させるようにしたも
のである。この場合には、回路４４０入力端子４６には
、常に「０」の値が供給されるようにすｎば良い。この
ような構成としても、上記実施例と同様の効果を奏する
ことができる。

第３図は、本発明の他の実施例を示すもので、第２図と
同様の回路に減算用抵抗４８を付加すると共に、第２の
インバータ回路１２′の入力端子２６′に、第１のイン
バータ回路１２０入力端子２６に供給されるＰＷＭ又は
ＰＮＭの逆相の信号を入力するようにしたものである。

このような構成のものでは、第１のインバータ回路１２
による正相出力ｖｎは上記（７）式で表わされ。

また第２のインバータ回路１．２′による逆相出力ｖｎ
Ｉは、上記（７）式ノ「＠ｉｎ　ｏＪｉｎＪＯ代ｂ　’
）　Ｋ、「−５ｌｎωｔｎ　Ｊ　を代入すｎば良い。す
ると上記（７）式は次の６９式のようになる。

ｖｎＩ−αｖ（１＋（α−β月−＋ａＶ（−ｓ　ｉｎａ
＋ｔＨ）＋αＶ（α−β）（−ｓｉｎωｔｎ）（ｓｉｎ
ａ＋ｔＨ−１）−ｒｙ（１−＋（ｃＷ）−ｃｙｓ　ｔｎ
ｃｇ−■（α＝））＋ｓｔｎωｔＨ−ｓｉｎωｔ、−１
・・・・・・α力 ここで、上記（７）式からＱυ式を減算すると、次の（
２）式のようになる。

ｖｎ−ｖｎ’　ｅ、＋　ａｖ（）Ｋ咥）−＋ｗａ　ｔ　
飽ｔ、−ｔｗ（９ａ　ｔ　ｒｍｔ、−ｍ　ｔ　飽ｔＨ−
１−＜ＩＶ　（１−＋＠−１１）神■ｍ　ｉ　ｒｍｔ？
Ｗ（（）４　ｓ　ｉ　ｘｍｔｎ・５ｉｎＥｔＨ−１；２
αＶｓｌｎωｔ１　　　　　　　　　　　　　　　・・
・・・・＠この（ロ）式から理解されるように、上記の
ような構成の回路によって差動化し減算することによシ
、２次歪だけでなく直流レベルまでも打消す。従って、
２次高調波によるＳ／Ｎ劣化を完全になくし、Ｄ／Ａ変
換器の高精度化を実現することができる。

第４図及び第５図はそｎ（ｎ他の笑施例を示すもので、
Ｄ／Ａ出力をパ、ファ回路でいったんバッファしてから
減算を行なうものであり、その目的はＤ／Ａ出力の負荷
インピーダンスを同一にする几めである。第４図は抵抗
５０．５２を用いて反転バッファを構成しており、第５
図は〆ルテージホロワの形式を用いた正相バッファを構
成している。

なおこｎらの図に於いて、５４．５６はパックγ用増幅
器、５８．６０は減算用抵抗である。こｎらの図に示す
よりなｍ成としても、第３図に示し九実施例と同様の効
果を奏することができる。

このように、前述のような構成とすることによりて、従
来は除去不能であったトランジスタ１８゜２０のオン抵
抗の差による２次歪を十分に小さくすることができ、る
ため、ＰＮＭ又はＰＷＭ　Ｄ／Ａ変換器の出力に適応す
ることにより、従来は１２　ｂｉｔ程度だったものを１
６　ｂｉｔ以上に高精度化が可能となる。特に、条件が
同一なトランジスタのオン抵抗を同一にすることが容易
なＬＳＩに用いｎば、２次歪の非常に小さなり／Ａ変換
器を提供することができるようになる。

［発明の効果コ 以上詳述し次ように本発明によｎば、２次歪を非常に小
さくシ、以って高精度のＤ／Ａ変換器を提供することが
可能となるような、ディジタルアナログ変換方法を提供
することができる。

【図面の簡単な説明】

第１図は本発明によるディジタルアナログ変換方法を実
現する九めの回路の一実施例を示す図、第２図乃至第５
図はそれぞｎ他の笑施例を示す回路構成図、第６図は従
来のディジタルアナログ変換器に用いらｎる回路を示す
図、第７１４（ａ）は第６図の回路に加えらｎる２ｗＭ
クロックを示す波形図、第７図（ｂ）は同図（ａ）のク
ロ０．り波形が正弦波のどこに相当するかを示す図、第
８図は第６図の回路の等価回路を示す図である。 １ｚ、１ｆ・・・インバータ回路、３８・・・帰還抵抗
、４０・・・増幅器、４８．５８．６０・・・減算用抵
抗、５０．５２・・・バッファ用抵抗、５４．５６・・
・パ。 ファ用増幅器。 出願人代理人　　弁理士　鈴　江　武　彦第１図 Ｎ　２　図 笥３図 ｉ！４図 第　５ｒｊ！１ ｉｆｆＳ　　図

Claims (7)

【特許請求の範囲】
1. （１）パルスナンバモジュレーション方式又はパルスワ
   イズモジュレーション方式によるディジタルアナログ変
   換方法に於いて、インバーティング回路の出力を、その
   正入力端に所定の定電圧が印加され且つその負入力端に
   帰還がかけられた差動増幅回路の負入力端に供給するよ
   うにし、上記インバーティング回路にディジタル信号を
   入力して上記差動増幅回路の出力端から高調波歪みの除
   去されたアナログ信号を取出すようにしたことを特徴と
   するディジタルアナログ変換方法。
2. （２）上記定電圧は、上記インバーティング回路と同様
   の構成の回路によって与えられることを特徴とする特許
   請求の範囲第１項に記載のディジタルアナログ変換方法
   。
3. （３）上記インバーティング回路は、ＣＭＯＳインバー
   ティング回路とその出力端に接続された抵抗とを含むこ
   とを特徴とする特許請求の範囲第１項又は第２項に記載
   のディジタルアナログ変換方法。
4. （４）パルスナンバモジュレーション方式又はパルスワ
   イズスモジュレーション方式によるディジタルアナログ
   変換方法に於いて、第１のインバーティング回路の出力
   を、帰還がかけられた差動増幅回路の負入力端に供給す
   ると共に、第２のインバーティング回路の出力を上記差
   動増幅回路の正入力端に供給するようにし、上記第１及
   び第２のインバーティング回路にそれぞれ符号が反対で
   大きさの等しいディジタル信号を入力して上記差動増幅
   回路の出力端から高調波歪みの除去されたアナログ信号
   を取出すようにしたことを特徴とするディジタルアナロ
   グ変換方法。
5. （５）上記第１及び第２のインバーティング回路はそれ
   ぞれ、ＣＭＯＳインバーティング回路とその出力端に接
   続された抵抗とを含むことを特徴とする特許請求の範囲
   第４項に記載のディジタルアナログ変換方法。
6. （６）上記第１及び第２のインバーティング回路はそれ
   ぞれ、ＣＭＯＳインバーティング回路と、その出力端に
   接続された抵抗と、該抵抗の他端に接続された他の差動
   増幅回路とを含むことを特徴とする特許請求の範囲第４
   項に記載のディジタルアナログ変換方法。
7. （７）上記第１及び第２のインバーティング回路はそれ
   ぞれ、ＣＭＯＳインバーティング回路と、その出力端に
   接続された抵抗と、該抵抗の他端に接続されたバッファ
   回路とを含むことを特徴とする特許請求の範囲第４項に
   記載のディジタルアナログ変換方法。