JPS6310997A - 広帯域信号結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＦＥＴ技術による結合点マトリックスを有し
、その入力端にそれぞれ１つの入力ドライバ回路が設け
られていてよく、またその出力端にそれぞれ１つの出力
増幅器回路が設けられている広帯域信号結合装置に関す
る。

〔従来の技術〕

通信技術の最近の開発は、加入者線の範囲の伝送媒体と
して特に６４　ｋ　ｂ　ｉ　ｔ　／　ｓディジタル電話
のような狭帯域通信サービスも特に１４０Ｍｂｉ　ｔ　
／　ｓテレビ電話のような広帯域通信サービスも可能な
光導波路が設けられている狭帯域および広帯域通信サー
ビスのための総合サービス網を構成する伝送および交換
システムに至っている。その際に交換局には好ましくは
共通の制御装置を有する狭帯域信号結合装置および広帯
域信号結合装置が相並んで設けられている（ドイツ連邦
共和国特許第２４２１００２号明細書参照）。

結合点が時分割多重化によりそれぞれ多数の接続のため
に利用される広帯域信号一時分割多重化−結合装置と関
連して、それぞれ２つの導線を、５ｆ安定Ｄマルチバイ
ブレータとして形成された結合点個別のメモリセルによ
りスイッチオンおよびスイッチオフされるゲート要素に
より接続することは知られている。その際に、クロック
入力端に相応のクロック信号を供給されるこれらの結合
点個別のメモリセルは１つの座標方向のみに、詳細には
そのＤ入力端において駆動される（プファンシュミット
（Ｐｆａｎｎｓｃｈｇ＋１ｄｔ）著“広帯域ディジタル
信号に対する結合回路網の動作速度躍界（Ａｒｂｅｉｔ
ｓｇｅｓｃｈｗＬｎｄｌｇｋｅｉｔｓｇｒｅｎｚｅｎ　
ｖｏｎ　Ｋｏｐｐｅｌｎｅｔｚｗｅｒｋｅｎ　ｆ’ｉｉ
ｒ　Ｂｒｅｉｔｂａｎｄ−Ｄｉｇｉｔａｌｓｉｇｎａｌ
ｅ）　”　、学位論文、ブラウンシュバイク、１９７８
年、第６．７図および第６．４図）、１４０Ｍｂｉｔ／
ｓのビット速度において到達可能な約４ないし８の時分
割多重化ファクタおよびその際に必要な回路テクノロジ
ーを考慮に入れて、現在広帯域信号の交換のためには、
個々の結合点を介して通過接続される接続がもっばら空
間的に互いに隔てられている純粋な空間結合装置が有利
とされている。

純粋な広帯域信号−空間結合装置は、入力増幅器および
出力増幅器を設けられているＣ−ＭＯＳ技術による結合
点マトリックスとして構成されており、それらの結合点
で結合要素がそれぞれデコーダ制御される結合点個別の
保持メモリセルにより制御され、その際に結合要素はそ
れぞれＣ−ＭＯＳトランスファゲート（Ｃ−ＭＯＳ）ラ
ンスミッションゲート）として構成されており　（ＩＳ
Ｓ’８４コンフェレンス・ペーパー２３Ｃ１、第９図）
、純粋な空間結合装置の結合点個別の保持メモリセルは
行デコーダおよび列デコーダからそれぞれ行または列個
別の駆動線を介して２つの座標内で駆動される（ブファ
ンシェミット、前出、第６．４図）。

結合マトリックス内に設けられている出力増幅器は付属
のマトリックス線の（少なくとも）１つの結合点の能動
化に間係して能動化されていてもよい（フランス特許第
Ａ　−２，３６５，２６３号明細書、第５図）。

さらに、広帯域信号−空間結合点マトリックス内にディ
ジタル結合点を３状態インバータの形態で設けることは
（エレクトロニクス（Ｅ　１　ｅ　ｃ　ｔｒｏｎｉｃｓ
）、１９８３年１２月１５日、第８８／８９頁から）一
般的な形態で公知である。その具体的な実現は上記文献
に記載されていないが、いずれにせよ多数のトランジス
タを必要とする。

個々の結合点の具体的実現の際のトランジスタ費用を特
にわずかにとどめるため、ＦＥＴ技術による結合点マト
リックスを有する広帯域信号−空間結合装置であって、
結合要素がそれぞれ、メモリセルからそのゲート電極に
、通過接続すべき信号の上側（限界）値をトランジスタ
ーピンチオフ電圧よりも大きい電圧だけ上回る通過接続
電位または通過接続すべき信号の下側（限界）値がトラ
ンジスターピンチオフ電圧だけ上昇することにより生ず
るレベルを下回る阻止電位を与えられる単一のｎチャネ
ル−トランジスタにより形成されている広帯域信号−空
間結合装置は既に提案さている（ドイツ連邦共和国特許
第３６０４６０５号明細書参照）。

こうして、結合点マトリックス内に設けられており簡単
な仕方でそれぞれ１つの結合点個別の保持メモリセルに
より制御される結合要素を最小のトランジスタ費用で、
インバータを設ける必要なしに、またＣ　−Ｍ　ＯＳ　
）ランスファゲート内に（固有抵抗が高いので大きい面
積を必要とする）ｐチャネルトランジスタを設ける必要
なしに、従ってまた相応にわずかな占有場所で（このこ
とば集積の際に特に有意義である）、また相応にわずか
な回路容量で実現することができる。

回路の大きさ、従ってまた占有場所を−ｒｆ／Ｊ減する
ため、２つの駆動デコーダ（行デコーダ、列デコーダ）
により２つの座標内で駆動される結合点個別のメモリセ
ルが１つのｎチャネル−トランジスタおよび２つの交差
結合されたインバータ回路により形成されており、その
際に１つのインバータ回路が入力側で一方の駆動デコー
ダの付属のデコーダ出力端とｎチャネル−トランジスタ
を介して接続されており、このｎチャネル−トランジス
タがその制御電極に他方の駆動デコーダの付属のデコー
ダ出力端の出力信号を与えられており、またその際に１
つのインバータ回路が出力側で付属の結合要素の制御入
力端に通じている広帯域信号−空間結合装置も既に提案
されている。

たとえば６４の入力端および３２の出力端を有するＦＥ
Ｔ技術による結合点マトリックスを有する上記のような
既に提案された広帯域信号−空間結合装置を介して、１
７０　Ｍ　ｂ　ｉ　ｔ　／　ｓのオーダーまでのビット
速度を有する任意の非同期信号を、従ってまた特にいわ
ゆるＨ４チャネルを満たす（たとえば１４０　Ｍ　ｂ　
ｉ　ｔ　／　ｓの）信号をもそれぞれ１つの入力端と１
つの出力端（または分配サービスの場合には、多（の出
力端）との間で通過接続し得る。しかしながら、それぞ
れ１つの全Ｈ４チャネルを交換し得るだけでなく、サブ
チャネル、たとえば３４Ｍｂｉｔ／ｓの信号に対するい
わゆるＨ３チャネルをも交換し得ることが要望されるよ
うになってきた。このようなサブチャネル交換は原理的
に、それぞれの（Ｈ４）チャネルをその（Ｈ３）サブチ
ャネルに分解するデマルチプレクサを結合装置の前に設
け、またサブチャネルを再び１つのチャネルに合成する
マルチプレクサを結合装置の後に設けることにより達成
される。その際に結合装置自体は個々のサブチャネルを
それぞれ単独に交換するが、このことは結合点マトリッ
クスの入力端および出力端の個数の相応の増大を前提と
しており、いまの例では６４Ｘ３２の結合点の代わりに
たとえば２５６Ｘ１２８の結合点を有していなければな
らない、その際に結合点マトリックスの完全な分配サー
ビス能力が要求されるので、１つのこのような結合点マ
トリックスの（たとえば２５６の）入力端の各々が結合
点マトリックスのすべての（たとえば１２８の）出力端
により同時に負荷可能でなければならないという問題が
生ずる。このことはそれ自体として２５６の過度に大き
い入力ドライバ回路を必要とし、その横電流および損失
電力はこのような結合点マトリックスモジュールの製造
可能性を困難にするであろう。

〔発明が解決しようとする問題点〕

本発明の目的は、以上に概要を述べた要求条件に困難な
しに適合し得る広帯域信号−結合装置を提供することで
ある。

〔問題点を解決するための手段〕

この目的は、本発明によれば、冒頭に記載した！ＩＱの
広帯域信号結合装置において、結合点が、通過接続状態
で１つのマトリックス入力端における有効な内部抵抗に
くらべて大きいそれぞれ１つの通過または内部抵抗を有
する結合要素により形成されており、また出力増幅器回
路が 当該の出力線に挿入された１つのコンパレータおよび１
つのメモリ要素のそれぞれ１つの縦続回路と、付属の結
合要素から一方のコンパレータ入力端へ通ずる出力線部
分を他方のコンパレータ入力端と接続する、１つの保持
メモリおよび１つのスイッチを有する１つのサンプル・
アンド・ホールド回路とを有し、 スイッチの制御電極が、１つのビット通過接続時間幅を
１つの前段階および１つの本来の通過接続段階に分割す
る１つの結合フィールド通過接続クロックを与えられて
おり、 またスイッチを介して各前段階で保持メモリが少なくと
も近似的に、前記出力線部分上のその瞬間の電位に再充
電され、この電位が後続の通過接続段階で前記他方のコ
ンパレータ入力端に持続されることを特徴とする広帯域
信号結合装置により達成される。

ここで言及すべきこととして、光電式走査装置内の振幅
ベース補正のために、走査の際に得られた信号を直接に
差増幅器の一方の入力端に、また暗周期の間は閉じられ
ておりその終了の直前に再び開かれる、後続の保持コン
デンサを有する１つのスイッチを介して差増幅器の他方
の入力端に供給することはそれ自体は公知である（米国
特許第３．９３８，０４９号明細書参照）。

その際に広帯域信号結合装置の１つの特に有利な実施例
の問題は言及されない。しかし本発明はこれに対して１
つの道を示す。

本発明は、入力ドライバ回路およびそれらの横電流およ
び損失電力に過度な要求をせずに、（本発明の他の実施
例ではヒステリシスを有する）コンパレータのそれぞれ
の出力端に、従ってまたそこに接続されている出力線部
分にそれぞれ一方の信号状態から他方の信号状態への一
義的な移行を生じさせるため、小さい信号変化幅および
それぞれコンパレータ入力端に通ずる出力線部分の小さ
い再充電で十分であるという利点をもたらす。

メモリ要素は本発明の他の実施例では、クロック入力端
に結合フィールド通過接続クロックを与えられる１つの
Ｄフリツプフロツプにより形成されていてよい。

（実施例〕 以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図には、本発明を理解するために必要な範囲で、本
発明による広帯域信号−空間結合装置の概要が示されて
いる。１つの結合点マトリックスの列線Ｓ１・・・ｓｊ
・・・Ｓｎに通ずる入力端ｅ１・・・ｅｊ・・・ｅｎに
は入力ドライバ回路Ｅ１・・・Ｅｊ・・・Ｅｎが設けら
れており、結合点マトリックスの行線２１・・・ｚｉ・
・・ｚｍが接続されている出力端ａ１・・・ａｉ・・・
ａｍには出力増幅器回路ＡＩ・・・Ａｉ・・・Ａｍが設
けられている。結合点マトリックスは結合点ＫｐＨ・・
・ＫＰｉ３・・・ＫＰｍｎを有し、それらの結合要素は
、結合要素Ｋｉｊの結合点ＫＰｉｊに関して詳細に説明
するように、それぞれ１つの結合点１囚別の（結合点Ｋ
Ｐｉｊにおける）保持メモリセルＨｉ　ｊにより制御さ
れ、その出力端Ｓはそれぞれの結合要素（結合点ＫＰｉ
ｊにおけるＫｉｊ）の制御入力端に通じている。

保持メモリセル・・・Ｈｌｊ・・・は２つの駆動デコー
ダ、すなわち行デコーダＤＸおよび列デコーダＤＹによ
り相応の駆動線ｘ１・・・ｘｉ・・・ｘｍ；ｙｌ・・・
ｙｊ・・・ｙｎを介して２つの座標内で駆動される。

第１図から明らかなように、再駆動デコーダＤＸ、ＤＹ
は入力レジスタＲｅｇＸ、、Ｒｅｇ’／からそれぞれ、
結合点の１つのマトリックス（行または列）に共通の結
合点打または結合点列アドレスを与えられ、それぞれの
結合点アドレスに相応する駆ｆｒｌｌ線にそれぞれ“１
”駆動信号を与え得る。

当該のマトリックス行と当該のマトリックス列との交差
点における行駆動信号“１”と列駆動信号“１″との同
時生起により、そこに位置する保持メモリセル、たとえ
ばＨｌｊが能動化され、その結果として当該の保持メモ
リセル（Ｈｉ　ｊ）により制御される結合要素、たとえ
ばＫｉｊが導通状態となる。

例として考察されている結合要素Ｋｉｊが当該の接続の
形成の際に再び阻止されるように、再び駆動デコーダＤ
Ｘが入力レジスタＲｅ　ｇＸから当該の行アドレスを与
えられ、従って行デコーダＤＸが再びその出力線ｚｉ上
に行駆動信号“１”を与え、また同時に列デコーダＤＹ
がその人力レジスタＲｅｇＹからたとえば空アドレスま
たは接続されていない結合点の列アドレスを与えられ、
従って列デコーダＤＹがその出力線ｙｊ上に列駆動信号
“０”を与える。行駆動信号“１”と列駆動信号“０”
との同時生起により保持メモリセルＨ１ｊがリセットさ
れ、その結果としてそれにより制御される結合要素Ｋｉ
ｊが阻止される。

第２図から一層明らかなように、再駆動デコーダ（第１
図中の行デコーダＤＸおよび列デコーダＤＹ）により２
つの座標内で駆動されるメモリセルＨｉｊは１つのｎチ
ャネル−トランジスタＴｎｈおよび２つの交差結合され
たインバータ回路Ｔｎ’、Ｔｎｌ’ＨＴｎ“、Ｔｎｌ”
により形成されており、両インバータ回路の一方は（Ｔ
ｎ’。

Ｔｎｌ’）入力側で一方の駆動デコーダ（第１図中のＤ
Ｙ）の付属のデコーダ出力端ｙｊとｎチャネル−トラン
ジスタＴｎｈを介して接続されており、このｎチャネル
−トランジスタＴｎｈはその制御電極に他方の駆動デコ
ーダ（第１図中のＤＸ）の付属のデコーダ出力ｆｉｘｔ
の出力信号を与えられており、他方において両インバー
タ回路の他方は出力側で付属の結合要素Ｋｉｊの制御入
力端に通じている。

結合要素Ｋｉｊはたとえば１つの３状態ドライバにより
、または第２図中にも示されているように、ゲート電極
に、列線（入力線）Ｓｊと行線（出力線）ｚｉとの間を
通過接続すべき信号の上側（限界）値をトランジスター
ピンチオフ電圧よりも大きい電圧だけ上回る通過接続電
位（Ｈ”レベル）または列線（入力線）Ｓｊと行線（出
力線）ｚｉとの間を通過接続すべき信号の下側（限界）
値がトランジスターピンチオフ電圧だけ上昇することに
より生ずるレベルを下回る阻止電位（“Ｌ”レベル）を
与えられる単一のｎチャネル−トランジスタＴ　ｎ　ｋ
により形成されていてよい。このような保持メモリセル
Ｈ１ｊおよび結合要素Ｋｉｊの実現は既に他の文献（ド
イツ連邦共和国特許第３６０４６０５号明細書）に説明
されており、従ってここでこれ以上説明する必要はない
。ここで重要なことは、このような結合要素の通過抵抗
がそこに設けられている入力ドライバ回路Ｅｊ　（第１
図）のマトリックス列線ｓｊに有効な内部抵抗よりも大
きいことのみである。このことはトランジスタジオメト
リの相応の設計により容易に実現し得る。

第１図中ではそのために列デコーダＤＹの出力端の後に
書込みスイッチＷＲが接続されており、書込みスイッチ
ＷＲはレリーズ線ｗｒ上の書込み命令の出現の際にのみ
閉じられ、またその後に場合によってはデコーダ出力端
に生ずる“１”駆動信号（“Ｌ”）およびその他のデコ
ーダ出力端に生ずる“Ｏ“駆動信号（“Ｈ”）を低抵抗
で１面々の列駆動線ｙ１・・・ｙｊ・・・ｙｎに通過接
続し、従って前記の仕方でそれぞれ駆動された結合要素
が通過接続または阻止状態に到達する。

それに対して、１つの行の結合状態が結合点マトリック
スの結合点から単に読出されるべきであり、そのために
当該の行駆動線、たとえば線ｘｉが再び、接続形成また
は接続解除の場合のように、“１”駆動信号（“Ｈ“）
を与えられるならば、書込みスイッチＷＲはレリーズ線
ｗｒ上に書込み命令が出現しないゆえに開かれ、その結
果として、列駆動線ｙ１・・・ｙｊ・・・ｙｎは列デコ
ーダＤＹからいまは制御電位を受けない。行駆動信号“
Ｈ”によりそのゲート電極からそれにもかかわらずアン
口・７りされた当該の結合点打・・・Ｋｐｉｊ・・・の
保持メモリセルＨ１ｊのｎチャネル−トランジスタＴｎ
ｈ（第２図）を介して、保持メモリセルＨ１ｊ内のその
時の信号状態がそのつどの列駆動線（第２図中のｙｊ）
に通過接続され、その際にエラーのない作動の際には１
つよりも多くない列駆動線ｙ１・・・ｙｊ・・・ｙｎ（
第１図）上に“Ｌ′電位が現れ得る。第１図中にも示さ
れているように、この列駆動線のアドレス、従ってまた
当該の結合点のアドレスはコーダーＣＺにより得られ、
またそれから後続のレジスタＲｅｇＺに伝達され得る。

結合点マトリックスの１つの行線ｚｉ（第１図および第
２図）と後続の出力端ａｉ（第１図）との間に設けられ
ている出力増幅器回路Ａ＋は、第３図中に示されている
ように、当該の出力線部分ｚｉとａｉとの間に挿入され
たく第３図によれば１つの差増幅器により実現された）
コンパレータにと（第３図の実施例では線制御されるＤ
フリップフロフプＤＫにより形成されている）メモリ要
素との縦続回路と、（第３図ではコンデンサにより形成
されている）保持メモリＣと（第３図によれば１つのＭ
Ｏ３Ｉ−ランジスタＳにより形成されている）スイッチ
とを有するサンプル・アンド・ホールド回路とを有する
。上記のスイッチは、付属の結合要素・・・Ｋｉｊ・・
・（第１図および第２図）から一方のコンパレータ入力
端（＋）に通ずる出力線部分ｚｉを他方のコンパレータ
入力端（−）と接続する。その際にトランジスタースイ
ッチの通過抵抗は１つの結合要素Ｋｉｊ（第１図および
第２図）の通過抵抗にくらべて小さくてよい。スイッチ
−トランジスタＳの制御電極はＤフリップフロップＤＫ
のクロック入力端Ｃと一緒に、１つのビット通過接続時
間幅を１つの前段階および１つの主段階に分割するクロ
ックを与えられ得るクロック線ｐｖに接続されている。

前段階の間はスイッチ−トランジスタＳが導通しており
、従って保持メモリＣはマトリックス行１Ｊｊｚｉのそ
の瞬間の電位に充電される。入力ドライバ回路Ｅｊ（第
１図）はこの前段階で休止状態（三状態）に切り換えら
れていてよく、または既にその出力端から通過接続すべ
きビットに相当する電位が生じてよい。

スイッチ−トランジスタＳが遮断されている後続の主段
階では、保持メモリＣ内に保たれた電位が前記他方のコ
ンパレータ入力端（−）に持続され、また同時に付属の
列線ｓｊ（第１図および第２図）から結合要素Ｋｉｊ（
第１図および第２図）を介してコンパレータにの前記一
方の入力端（＋）に通ずるマトリックス行線ｚｉがそれ
によって通過接続されたビットに相当する電位に（さら
に）充電されるうその際に、場合によってはコンパレー
タ出力端（ＤフリップフロップＤＫの入力端Ｄ）にそれ
ぞれ一方の信号状態から他方の信号状態への一策的な移
行を生じさせるために、マトリックス行線ｚｉの小さい
再充電で十分である。通過接続段階の終了時にクロック
縁によりＤフリップフロップＤＫから受は渡され、従っ
て結合装置の出力端ａｉに与えられている。従って、結
合要素Ｋｉｊ　（第１図および第２図）は、前記のよう
に、比較的高い通過抵抗を有するものとして設計されて
いてよい。

同じく前記のように、コンパレータＫが、第３図による
実施例で２つの抵抗Ｒ１，Ｒ２を有する正帰還回路によ
り達成されるように、ヒステリシスを存することは目的
にかなっている。このようなヒステリシスによってコン
パレータＫにより申し分のないディジタル信号通過接続
が、ディジクル信号中に同一ビットの非常に長い列が生
ずる場合にも保証され、従って時間と共に出力線部分２
１上の電位がこのビットに相応する完全な信号レベルに
到達し、その後は両コンパレータ入力端の間に、従来は
同一信号ビットの連続生起の際に存在したような電位差
がもはや残らない。

【図面の簡単な説明】

第１図および第２図は広帯域信号結合装置およびその結
合点の概要図、第３図は本発明によるその回路の一実施
例の詳細図である。 ａ１〜ａｉｘａｍ・・・結合点マトリックス出力端、出
力線部分、Ａ１−Ａｔ−Ａｍ・・・出力増幅器回路、Ｃ
・・・保持メモリ、ＣＺ・・・コーダー、ＤＫ・・・Ｄ
フリップフロップ、ＤＸ・・・行デコーダ、ＤＹ・・・
列デコーダ、ｅ１〜ｅｊｘｅｎ・・・結合点マトリック
ス入力線、Ｅ１〜ＥＪ−ｗＥｎ・・・入力ドライバ回路
、Ｈｌｊ・・・保持メモリセル、Ｋ・・・コンパレータ
、Ｋｉｊ−結合要素、ＫＰ　Ｉ　Ｌ〜ＫＰ　ｉ　ｊｗＫ
Ｐｍｎ・−・結合点、ｐｖ・・・クロック線、Ｒ１、Ｒ
２・・・抵抗、ＲｅｇＸ、ＲｅｇＹ・・・入力レジスタ
、Ｒｅ　ｇ　Ｚ−・レジスタ、Ｓ１〜ｓｊ〜ｓｎ・・・
結合点マトリックス列線、Ｓ・・・トランジスタースイ
ッチ、Ｔｎ’、Ｔｎ”、Ｔｎ　ｌ　’　、Ｔｎ　］　’
　−（Ｎ　−ＭＯＳ）インバータ回路、Ｎチャネルイン
バータ回路、Ｔｎｈ、Ｔｎｋ・・・ｎチャネル−トラン
ジスタ、ＶＣＣ・・・供給電位、ＷＲ・・・書込みスイ
ッチ、ｗｒ・・・レリーズ線、ｘ１〜ｘｉ−ｘｍ・・・
行デコーダ出力線、行デコーダ駆動線、ｙｌ−ｙｊ−ｙ
ｎ・・・列デコーダ出力端、列デコーダ駆動線、ｚ１〜
ｚｊｘｚｎ・・・結合点マトリックス行線、出力線部分
。 ＦＩＧ？ ＩＧ３

Claims (1)

1. 【特許請求の範囲】 １）ＦＥＴ技術による結合点マトリックスを有し、その
   入力端（ｅｊ〜ｓｊ）にそれぞれ１つの入力ドライバ回
   路（Ｅｊ）が設けられていてよく、またその出力端（ｚ
   ｉ〜ａｉ）にそれぞれ１つの出力増幅器回路（Ａｉ）が
   設けられている広帯域信号結合装置において、 結合点（ＫＰｉｊ）が、通過接続状態で１つのマトリッ
   クス入力端（ｓｊ）における有効な内部抵抗にくらべて
   大きいそれぞれ１つの通過または内部抵抗を有する結合
   要素（Ｋｉｊ）により形成されており、また出力増幅器
   回路（Ａｉ）が 当該の出力線（ｚｉ〜ａｉ）に挿入された１つのコンパ
   レータ（Ｋ）および１つのメモリ要素（ＤＫ）のそれぞ
   れ１つの縦続回路と、 付属の結合要素（・・・Ｋｉｊ・・・）から一方のコン
   パレータ入力端（＋）へ通ずる出力線部分（ｚｉ）を他
   方のコンパレータ入力端（−）と接続する、１つの保持
   メモリ（Ｃ）および１つのスイッチ（Ｓ）を有する１つ
   のサンプル・アンド・ホールド回路と を有し、 スイッチ（Ｓ）の制御電極が、１つのビット通過接続時
   間幅を１つの前段階（ｐｖ）および１つの本来の通過接
   続段階（ｐｈ）に分割する１つの結合フィールド通過接
   続クロックを与えられており、 またスイッチ（Ｓ）を介して各前段階（ｐｖ）で保持メ
   モリ（Ｃ）が少なくとも近似的に、前記出力線部分（ｚ
   ｉ）上のその瞬間の電位に再充電され、この電位が後続
   の通過接続段階（ｐｈ）で前記他方のコンパレータ入力
   端（−）に持続されることを特徴とする広帯域信号結合
   装置。 ２）コンパレータ（Ｋ）がヒステリシスを有することを
   特徴とする特許請求の範囲第１項記載の広帯域信号結合
   装置。 ３）メモリ要素が、クロック入力端に結合フィールド通
   過接続クロックを与えられる１つのＤフリップフロップ
   （ＤＫ）により形成されていることを特徴とする特許請
   求の範囲第１項または第２項記載の広帯域信号結合装置
   。