JPS63111417A - 測定装置の分割回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用骨！Ｉ！Ｆ１ 本発明は、測定装置の分割回路に係り、特に、直線変位
や角度変位を検出器によって電気信号に変換して相対変
位量を電気的に測定する測定装置に用いるのに好適な、
互いに位相の異なる複相の１次信号を抵抗連鎖の異なる
節点に印加して、別の節点に位相のずれた２次信号を生
成すると共に、これら抵抗連鎖の節点を対応するコンパ
レータと接続して、１次信号又は２次信号を基準レベル
と比較することにより、１次信号よりもピッチの細分化
された計数信号を出力する測定装置の分割回路の改良に
関する。 【従来の技術】 工作機械、測定Ｕｔｔから携帯型電子測定機等の広い分
野において、例えば第７図に示す直線変位測定機の如く
、検出器１０から相対変位に応じて周期的に変化する２
相の検出信号（１次信号）を出力し、その信号を処理し
て前進後退の情報を含む計数信号を生成してカウンタ１
４に入力することにより、相対変位量をデジタルで測定
できる測定装置が普及している。この測定装置において
は、通常、１次信号のピッチでは分解能が粗いため、細
分化されたピッチの計数信号を得るための分割回路１２
が用いられる。 分割回路１２としては、例えばスイス国特許第４０７５
６９号に示されるように抵抗連鎖を用いる分割回路が周
知である。この分割回路は、原理的には、第８図に示す
如く、抵抗Ｒ１とＲ２とからなる抵抗連鎖１６の両端の
節点に１次信号として例えばＡ　ｓｉｎθ、Ａ　ＣＯ３
θ（＝Ａ　５ｉｒｌ（θ＋９０°））で近似される信号
が印加された場合、中央の節点からはＡ’　　５ｉｎ（
θ＋α）で近似される信号が生成されることを利用して
いる。ここで、合成された２次信号の振幅Ａ′及び位相
差αはそれぞれ次式で表わされる。 Ａ’　＝Ａｆｆ＋Ｒ２２／　（Ｒ１＋Ｒ２）・・・・・
・・・・（１） α＝ａｒｃｔａｎ（Ｒ１／Ｒ２）　　　＝１２）即ち、
抵抗値Ｒ１とＲ２の選択で、位相差αを、０°から９０
°までの任意の値に設定することができ、Ａ　ｓｉｎθ
とＡ　ＣＯＳθとの間の任意の位相を有する信号が得ら
れる。従って、この信号が零レベルを横切るときに計数
信号を出力することで、細分化されたピッチの計数信号
が得られる。なお、検出信号が正弦波でない場合には、
抵抗値をこれに合わせて変化させることで、やはり任意
の位相の信号を得ることができる。 第９図に、１次信号のピッチを１６分割することができ
る従来の抵抗分割回路の例を示す０図において、２ＯＡ
は、１次信号Ａ　ｓｉｎθのバッファアンプ、２０Ｂは
、１次信号Ａ　ＣＯ３θのバッファアンプ、２２は、バ
ッファアンプ２ＯＡの出力を反転した信号−Ａ　ｓｉｎ
θを抵抗連鎖１６の節点に印加するための反転アンプ、
２４Ａ〜２４Ｈは、抵抗連ｆｆ１１６の各節点に対応し
てそれぞれ説けられた計８個のコンパレータ、２６は、
各コンパレータに比較用の参照電圧■「を供給するため
の参照電圧設定器、２８Ａ〜２８Ｆは、前記コンパレー
タ２４Ａ〜２４Ｈの出力を合成するための排他的ＯＲゲ
ート、３０は、方向弁別回路、３２は、発振器である。 この分割回路１２においては、抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４の値が、それぞれ１：０．７０７：０．７０７：１
の比率に設定されており、１８０°を８分割しているの
で、３６０°では１６分割がなされる。 なお、この抵抗分割回路は、スイス国特許第４０７５６
９号明細書に詳細に開示されているので詳細な説明は省
略する。

【発明が解決しようとする問題点】

しかしながら、第９図に示した従来の抵抗分割回路にお
いては、抵抗３！！鎖１６の各節点とコンパレータ２４
Ａ〜２４Ｈが１＝１に結線されているため、一般に１次
信号のピッチを２Ｎ分割する場合にはＮ個のコンパレー
タが必要となり、分割数に比例してコンパレータの数が
増加する。 従って、コンパレータを含む回路全体を＠積回路（ＩＣ
）化する場合、コンパレータの出力が反転する際の比較
入力信号と基準レベルとの電位差等のコンパレータの特
性がばらつき易く、応答速度が悪化する。更に、コンパ
レータには個々に発振防、止用のヒステリシス設定抵抗
等を付加する必要があるため、集積化しても他の回路に
比較して大きくなるので、特に分割数が大きくなるとＩ
Ｃ全体が大型化する等の問題点を有していた。 又、ＩＣ化とは別に、コンパレータを並列に多く設ける
回路は、１次信号が瞬間的に変化する場合等に誤計数す
る等、応答速度が悪いという問題点も有していた。

【発明の目的】

本発明は、前記従来の問題点を解消するべくなされたも
ので、コンパレータの数が減少されてＩＣ化に適すると
共に、１次信号が瞬間的に変化しても追従できる応答速
度の改善された測定装置の分割回路を提供することを目
的とする。

【問題点を解決するための手段】

本発明は、互いに位相の異なる複相の１次信号を抵抗連
１１の異なる節点に印加して、別の節点に位相のずれた
２次信号を生成すると共に、これら抵抗連鎖の節点を対
応するコンパレータと接続して、１次信号又は２次信号
を基準レベルと比較することにより、１次信号よりもピ
ッチの細分化された計数信号を出力する測定装置の分割
回路において、前記抵抗連鎖の各節点を、アナログスイ
ッチを介して節点より少数のコンパレータに接続し、該
コンパレータの出力の日延に応じて、クロックパルスに
同期した計数信号を得ると共に、該計数信号をフィード
バックして前記アナログスイッチの選択を切替えるサー
ボ回路を設けることにより、前記目的を達成したもので
ある。 又、本発明の実施Ｒ様は、前記コンパレータとして、１
個のコンパレータを共用したものである。

【作用】

本発明は、測定装置の分割回路において、抵抗連鎖の各
節点を、アナログスイッチを介して節点より少数のコン
パレータに接続し、該コンパレータの出力の日延に応じ
て、クロックパルスに同期した計数信号を得ると共に、
該計数信号をフィードバックして前記アナログスイッチ
の選択を切替えるサーボ回路を設けている。従って、コ
ンパレータの数が減少し、ＩＣ化に適している。又、１
次信号が瞬間的に変化しても追従でき応答精度が改善さ
れる。 又、前記コンパレータとして、１個のコンパレータを共
用した場合には、コンパレータの数を最少とすることが
できる。

【実施例】

以下、図面を参照して、本発明の実施例を詳細に及明す
る。 本発明の第１実施例は、前記従来例と同様の１６分割の
分割回路に本発明を適用したもので、第１図に示す如く
、前記従来例と同様のバッファアンプ２０Ａ、２０Ｂと
、反転アンプ２２と、抵抗連鎖１６と、参照電圧設定器
２６と、発振器３２とを有する分；・；す回路１２にお
いて、前記抵抗３！！鎖１６の各節点ａ〜ｈを、それぞ
れ対応するアナログスイッチ４０Ａ〜４０Ｈを介して共
用化された１個のコンパレータ４２に接続し、該コンパ
レータ４２の出力の比較信号Ｊ１の日延に応じて、方向
反転回路４４、方向弁別回路４６及びＡＮＤゲート４８
Ａ、４８Ｂとラッチ回路４８Ｃとにより、前記発振器３
２出力のクロックパルスＣＰに同期した計数信号（ＵＰ
計数パルス及びＤＯＷＮ計数パルス）を得ると共に、該
計数信号をフィードバックして前記アナログスイッチ４
０Ａ〜４０Ｈの選択を切替えるサーボ回路としての８進
リングカウンタ５０を設けたものである。 検出器から入力される検出信号（１次信号）としては、
三角波や台形波に近い信号もあり得るが、便宜上正弦波
で近似して考え、位相差も９０°であると仮定して説明
する。従って、検出器からはＡ　ｓｉｎθ、Ａｓ１ｎ（
θ＋９０”　）　＝Ａ　ＣＯ３θの１次信号が分割回路
１２に出力されていると考える。 ここでθは変位に対応した位相である。 検出器から入力される１次信号Ａ　ｓｉｎθ、ＡｃＯ３
θは、それぞれバッファアンプ２０Ａ、２０Ｂを介して
入力され、Ａ　ｓｉｎθからは更に反転アンプ２２で位
イ■が１８０＠ずれた１次信号Ａ　５ｉｎ（θ＋１８０
°）＝−Ａｓｉｎθが生成されている。 前記抵抗連鎖１６は計８９の抵抗で構成されており、１
次信号はそれぞれ節点ａ、ｅ、ｉに印加されている。抵
抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値は、その比率が１：
０．７０７：０．７０７：１になるように設定されてお
り、これによって、他の節点ｂ　−ｈに発生する２次信
号の位相は、節点ａから１８０’／８＝２２．５°ずつ
次第にずれるように設定されている。このときの各節点
の信号を第２図に示す、１次信号が測定対象物の変位に
応じて図のように変化すると、２次信号はそれに従って
位相がずれた状態で変化する。この第１実施例では位相
差１８０゛を８等分しているので、後で述べるように３
６０°で１６等分になり、１６分割が達成される。なお
、検出信号が正弦波でない場合には、抵抗値を調節する
ことで対応できる。 前記抵抗連鎖１６の各節点ａ−ｈは、対応して設けられ
た計８個のアナログスイッチ４０Ａ〜４０Ｈを介して１
個のコンパレータ４２の一方の入力に接続され、該コン
パレータ４２の他方の入力には基準電圧Ｖｒ、この場合
はＯ■が印加されている。 前記アナログスイッチ４０Ａ〜４０Ｈは、例えばＭＯ３
型ＦＥＴＥ：″構成されており、いずれも、選択された
状態では抵抗がほぼ零となり、非選択の状態では高抵抗
となって結線が切り離されたと見做される機能を有して
いる。 前記アナログスイッチ４０Ａ〜４０Ｈの選択は、サーボ
回路として用いられるている可逆の８進リングカウンタ
５０の出力で行われる。このリングカウンタ５０は、入
力に応じて出力「１」が移動するものであり、８個のア
ナログスイッチ４０Ａ〜４０Ｈは、常に１個だけが選択
されることになる。第２図右側の数字は、左の節点を選
択するためのリングカウンタ５０の出力端子の番号を示
したものである。 ある節点と前記コンパレータ４２とが導通されていると
きには、その節点の信号レベルが零レベルよりも大きい
とき、比較信号Ｊ１が「１」となり、信号レベルが零レ
ベルよりも小さいとき、比較信号Ｊ１は「０」となる。 前記８進リングカウンタ５０の出力１、出力８は、前記
方向反転回路４４にも入力されている。 これは、後で述べるように、出力１から出力８へ、又は
逆に切換わる場合には、コンパレータ４２の比較信号Ｊ
１が反転するため、該Ｊ１が反転しても、前進、後退の
判別が反転しないように反転信号Ｋを発生ずるなめであ
る。 前記方向反転回路４４は、前記８進リングカウンタ５０
の出力１が入力されるパルス拡大器４４Ａと、前記８進
リングカウンタ５０の出力８が入力されるパルス拡大器
４４Ｂと、該パルス拡大器４４Ａ及び４４Ｂの論理積を
出力するＡＮＤゲート４４Ｃと、該ＡＮＤゲート４４Ｃ
の出力に基づいて８進リングカウンタ５０の出力が１か
ら８へ又は逆に切替わった場合に反転信号Ｋを発生する
Ｔフリップフロップ４４Ｄとから構成されている。 従って、この方向反転回路４４からは、８進リングカウ
ンタ５０の出力が１から８へ又は逆に切換わった際に、
これを識別するための反転信号Ｋが出力される。 前記方向弁別回路４６は、前記コンパレータ４２から入
力される比較信号Ｊ１と前記方向反転回路４４から入力
される反転信号にの論理積を出力するＡＮＤゲート４６
Ａと、前記比較信号Ｊ１の否定及び前記反転信号にの否
定の論理積を出力するＡＮＤゲート４６Ｂと、該ＡＮＤ
ゲート４６Ａ及び４６Ｂの論理和を加算信号Ｌ１として
出力するＯＲゲート４６Ｃと、該ＯＲゲート４６Ｃの出
力を反転し減算信号Ｌ２として出力するインバータ４６
Ｄとから構成されている。従って、この方向弁別回路４
６においては、前記比較信号Ｊ１及び反転信号Ｋから、
加算信号Ｌ１と減算信号Ｌ２が作成される。この方向弁
別回路４６の真理値表を下記第１表に示す。 一方、前記発振器３２からは、例えば５００に七又は４
Ｍ）ｔｚのクロックパルスＣＰが供給されている。従っ
て、加算信号Ｌ１が「１」のときにはＵＰＰ数パルスが
、減算信号Ｌ２が「１」のときにはＤＯＷＮ計数パルス
が出力される。このＵＰＰ数パルスとＤＯＷＮ計数パル
スとが計数信号を構成している。 前記８進リングカウンタ５０には、ｔＪＰ計数パルスと
ＤＯＷＮ計数パルスとがそれぞれ逆にＤＮ端子、ＵＰ端
子に入力されているので、ＵＰ計計数パル大入力時はリ
ングカランタラ０の出力が８→７→・・・→１→８のよ
うに回転し、一方、ＤＯＷＮ計数パルス入力時には、８
進リングカウンタ５０の出力が１→２→・・・→８→１
のように回転する。 以下、第２図及び第３図を参照して、第１実施例の作用
を説明する。 １次信号が第２図のイ→ロ→イ（停止）→ハ→二−ホの
ように変化するときの分割回路１２の各部の信号のタイ
ムチャートを第３図に示す。 イの状態では、リングカウンタ５０は端子３が「１」で
、反転信号には「１」とする、この場合、第２図より節
点信号が零以下なので、比較信号Ｊ１は「０」であり、
真理値表より加算信号Ｌ１は「０」、減算信号Ｌ２は「
１」となる。 この後、イ→口の過程で、第２図より節点信号が零以上
となり、比較信号Ｊ１は「１」となるため、第３図のよ
うに加算信号Ｌ１と減算信号Ｌ２が反転する。ここでク
ロックパルスＣＰが入力されると、ＵＰ計数パルスが出
力される。これがリングカウンタ５０のＤＮ端子に入力
するので、リングカウンタ５０の出力は端子２が「１」
となり、第２図より節点信号が零以下のため、加算信号
Ｌ１は「０」、減算信号Ｌ２は「１」になるが、変位が
口に達すると再び加算信号Ｌ１と減算信号Ｌ２が反転す
るので、ｕｐ′ｔＦ数パルスが出力され、リングカウン
タ５０の出力は端子１に回転する。 逆に口→イと変位するときは、ＤＯＷＮ計数パルスが出
力され、リングカウンタ５０のツカは１→２−３と回転
する。 次に、イで停止しているときは、リングカウンタ５０の
出力が端子３、端子４で切替わる毎に、第２゛図より節
点信号が零を横切るため、比較信号Ｌ１が「０」と「１
」を繰返し、ＵＰ計数パルスとＤＯＷＮ計数パルスとが
交互に出力されることがわかる。第３図のＡ部のパルス
が停止時の交互のパルスを示す、このパルスはカウンタ
においては積算されないなめ、計数誤差は計数パルスの
１ピツチ以下となる。 この後、１次信号がイ叫ハ→二と変化するときは、同様
にＤＯＷＮ計数パルスが出力されて（タイミングによっ
てはＵＰ計数パルスが出力されることもある）、リング
カウンタ５０の出力も端子３−４→・・・−８と回転す
る。 ここで更にＤＯＷＮ計数パルスが出力されて、リングカ
ウンタ５０の出力が端子８から端子１に回転すると、第
１図の方向反転回路４４が動作して、反転信号Ｋが第３
図のに１で示すように信号レベル「０」となる、この位
置では、第２図より節点信号は零以上で比較信号Ｊ１は
「１」であるが、反転信号Ｋが「０」であるため、真理
値表より加算信号Ｌ１は「０」、減算信号Ｌ２は「１」
となり、クロックパルスＣＰの入力によってＤＯＷＮ計
数パルスが出力される。従って、反転信号Ｋが無い場合
には変位が後退しているにも拘らず、リングカウンタ５
０の出力が８から１に回転する際にはＵＰ計数パルスが
出力されて誤計数することがわかる。これは、リングカ
ウンタ５ｏの出力がＵＰ計数パルスの入力によって端子
１から端子８に回転する際にも同様であり、反転信号Ｋ
が重要な役割を果していることがわかる。更に、計数パ
ルスは、位相が１８０’／８変化する毎に１パルス出力
されるので、全体で１６分割されているのがわかる。 次に、１次信号の位４０が瞬間的に９０°程度変化した
場合を考えてみる。この場合は、クロックパルスＣＰの
入力毎に計数パルスが出力されて、リングカウンタ５０
の出力を回転してコンパレータ４２の出力を反転するま
で続けるだけであり、計数は追従できることがわかる。 但し、瞬間的な変化が１８０°を超える場合には追従で
きなくなる。 更に、応答速度はクロックパルスＣＰの周波数まで許容
できることがわかる。 この第１実施例においては、コンパレータ４２が最少ａ
１個とされているため、特にＩＣ化に適している。 又、アナログスイッチ４０Ａ〜４０ＨがＭＯＳ型ＦＥＴ
で構成されているため、ＩＣ化には最適であり、分割数
が１００程度でもそれほど大きくならない。 更に、８進リングカウンタ５０からなるサーボ回路で計
数信号をフィードバックしてアナログスイッチ４０Ａ〜
４０Ｈを切替えているので、瞬間的な１次信号の変化に
も追従でき、応答速度もクロックパルスＣＰの周波数ま
で許容できる。 なお、この第１実施例では、停止時にもｔＪＰ計数パル
スとＤＯＷＮ計数パルスが交互に出力されてしまうが、
分割回路１２の出力側に付加して、これを除去するため
のダンパ回路の例を第４図に示す。 このダンパ回路６０は、負論理入力でエツジトリガをの
Ｒ−Ｓフリップフロップ６０Ａを用いたもので、該Ｒ−
Ｓフリップフロップ６０Ａと、該Ｒ−Ｓフリップフロッ
プ６０Ａの端子Ｑの出力とＵＰ計数パルスの論理積を新
たなＵＰ計数パルスＵＰ′とじて出力するＡＮＤゲート
６０Ｂと、前記Ｒ−Ｓフリップフロップ６０Ａの端子Ｑ
の出力とＤＯＷＮ計数パルスの論理績を新たなり　ＯＷ
Ｎ計数パルスＤＯＷＮ’として出力するＡＮＤゲート６
０Ｃとから構成されている。 このダンパ回路６０の作用は第５図に示す如くであり、
停止時でＵＰ計数パルスとＤＯＷＮ計数パルスとが交互
に入力される場合には、パルスの立ち下がりでＲ−Ｓフ
リップフロップ６０Ａがセット、リセットを繰返すので
、出力側では交互のパルスが除去されていることがわか
る。 このダンパ回路６０を前記第１実施例の分割回路１２の
出力（１１’に付加した場合には、停止時に計数パルス
が交互に出力されるのを防止することができる。 次に、本発明の第２実施例として、検出信号（１次信号
）のピッチを８分割した計数信号を出力する分割回路の
例をｍ６図に示す。 この第２実施例においては、前記第１実施例と同様のバ
ッファアンプ２ＯＡの出力を反転するバッファアンプ２
２Ａの他にバッファアンプ２０Ｂの出力を反転するバッ
ファアンプ２２Ｂを追加し、１次信号としてＡ　ｓｉｎ
θ、Ａ　ＣＯＳθ、−Ａ　ｓ”ｉｎθ、−Ａｃｏｓθの
４１ｆｆｌの信号を抵抗連鎖１６に印加している点、更
に、Ａ　ｓｉｎθは２つの節点に印加している点、又、
コンパレータが２個（４２Ａ、４２Ｂ＞設けてあり、サ
ーボ回路としては、３ビツトの可逆２進カウンタ６２と
デコーダ６４を用いている点が前記第１実施例と異・な
る。 又、８分割では９０°を２分割すればよいので、抵抗連
ｆｉｉ１６の抵抗値は全て同一値Ｒとされている。 更に、第１実施例の方向反転回路が省略されている。こ
れは、抵抗連鎖１６の各節点の信号がＯｏ、４５°、・
・・３６０°＝０°と変わっているため、デコーダ６４
の出力が端子８から端子１に切替わっても位相が変化せ
ず、方向弁別回路６６に位相反転信号を送出する必要が
ないためである。 又、コンパレータ４２Ａ、４２Ｂの出力は一■にプルダ
ウンしであるため、アナログスイッチ４０Ａ〜４０Ｈが
選択されていない場合でも、比較信号Ｊ１、Ｊ２は「０
」になる、従って、方向弁別回路６６においては、比較
信号Ｊ１とＪ２の論理積をとり、その「１」又は「０」
に応じて加算信号Ｌ１又は減算信号Ｌ２を「１」に設定
することによって、計数信号であるＵＰ計数パルス又は
ＤＯＷＮ計数パルスが得られる。 なお前記実施例においては、いずれも、１次信号は位相
が９０°異なる２相伝号とされていたが、１次信号の数
及び位相差はこれに限定されず、２相以上であればよい
。 又、分割数も、前記第１実施例では１６分割、第２実施
例では８分割とされていたが、分割数はこれらに限定さ
れず、２分割以上のＨ分割であってもよい。 更に、前記実施例においては、いずれも１次信号が正弦
波とされていたが、１次信号の形はこれに限定されず、
例えば三角波や台形波等信の形状であってもよい、この
ように形状が異なる場合には、抵抗連鎖の抵抗値をｙＪ
ｉｌＢすることで容易に対応できる。 【発明の効果］ 以上説明した通り、本発明によれば、抵抗連鎖の複数の
節点を、アナログスイッチを介して節点より少数のコン
パレータに入力するようにしたので、コンパレータの数
を抵抗連鎖の節点の数より少なくすることができ、特に
ＩＣ化に適している。 又、計数信号をサーボ回路によりフィードバックしてア
ナログスイッチを選択するようにしているので、１次信
号が瞬間的に変化しても追従でき、応答速度を改善する
ことができる等の優れた効果を有する。

【図面の簡単な説明】

第１図は、本発明に係る測定装置の分割回路の第１実施
例の構成を示す回路図、第２図は、第１実施例における
抵抗連鎖の各節点での信号波形の例を示す線図、第３図
は、第１実施例における各部信号波形の例を示す線図、
第４図は、第１実施例に付加するのに好適なダンパ回路
の構成を示す回路図、第５図は、前記ダンパ回路の各部
信号波形の例を示す線図、第６図は、本発明の第２実施
例の構成を示す回路図、第７図は、本発明が適用される
測定装置の全体糀成の例を示すブロック線図、第８図は
、抵抗連鎖を用いた分割回路の原理を示す回路図、第９
図は、従来の抵抗分割回路の例を示す回路図である。 １０・・・検出器、 １２・・・分割回路、 １４・・・カウンタ、 １６・・・抵抗連鎖、 ａ−ｈ・・・節点、 ３２・・・発振器、 ＣＰ・・・クロックパルス、 ４０Ａ〜４０Ｈ・・・アナログスイッチ、４２．４２Ａ
、４２Ｂ・・・コンパレータ、Ｊｌ、Ｊ２・・・比較信
号、 ５０・・・８進リングカウンタ、 Ｌｌ・・・加算信号、 Ｌ２・・・減算信号、 ６２・・・２！！カウンタ、 ６４・・・デコーダ。

Claims (2)

【特許請求の範囲】
1. （１）互いに位相の異なる複相の１次信号を抵抗連鎖の
   異なる節点に印加して、別の節点に位相のずれた２次信
   号を生成すると共に、これら抵抗連鎖の節点を対応する
   コンパレータと接続して、１次信号又は２次信号を基準
   レベルと比較することにより、１次信号よりもピッチの
   細分化された計数信号を出力する測定装置の分割回路に
   おいて、前記抵抗連鎖の各節点を、アナログスイッチを
   介して節点より少数のコンパレータに接続し、該コンパ
   レータの出力の日延に応じて、クロックパルスに同期し
   た計数信号を得ると共に、 該計数信号をフィードバックして前記アナログスイッチ
   の選択を切替えるサーボ回路を設けたことを特徴とする
   測定装置の分割回路。
2. （２）前記コンパレータとして、１個のコンパレータが
   共用されている特許請求の範囲第１項記載の測定装置の
   分割回路。