JPS63111676U - - Google Patents

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JPS63111676U
JPS63111676U JP418587U JP418587U JPS63111676U JP S63111676 U JPS63111676 U JP S63111676U JP 418587 U JP418587 U JP 418587U JP 418587 U JP418587 U JP 418587U JP S63111676 U JPS63111676 U JP S63111676U
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shift register
output
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JP418587U
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  • Measurement Of Current Or Voltage (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるデジタルレ
ベルメータの構成を示すブロツク回路図、第２図
は第１図の動作を説明するための動作波形図、第
３図は従来のアナログレベルメータの構成を示す
ブロツク回路図、第４図は第３図の動作を説明す
るための動作波形図、第５図は従来のデジタルレ
ベルメータの構成を示すブロツク回路図、第６図
はその動作を説明するための動作波形図である。 ３はエンコーダ、４はＯＲゲート群、５はシフ
トレジスタ、６はシフトクロツク発生回路。なお
、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 符号化されたデジタル信号のレベルをバーグラ
    フ化表示するデジタルレベルメータにおいて入力
    されたデイジタル信号を上記バーグラフの表示点
    数に対応するビツト数およびそのビツトウエイト
    にエンコードするエンコーダと、このエンコーダ
    の各ビツト出力がそれぞれゲート入力されるＯＲ
    ゲートと、これらＯＲゲートのゲート出力が並列
    入力され、それを所定周期のシフトクロツクによ
    り上記ビツトウエイトの下位方向にシフトするシ
    フトレジスタと、このシフトレジスタのシフト後
    の各ビツトデータを当該ビツトの上記ＯＲゲート
    の一方の入力端子に帰還入力する帰還路を備え、
    上記シフトレジスタより並列出力されるビツトデ
    ータを表示データとして出力することを特徴とす
    るデジタルレベルメータ。
JP418587U 1987-01-13 1987-01-13 Pending JPS63111676U (ja)

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JP418587U JPS63111676U (ja) 1987-01-13 1987-01-13

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JP418587U JPS63111676U (ja) 1987-01-13 1987-01-13

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Publication Number Publication Date
JPS63111676U true JPS63111676U (ja) 1988-07-18

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ID=30784623

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JP418587U Pending JPS63111676U (ja) 1987-01-13 1987-01-13

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