JPS5912654A - 誤り訂正復号器の同期回路 - Google Patents
誤り訂正復号器の同期回路Info
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- JPS5912654A JPS5912654A JP57121598A JP12159882A JPS5912654A JP S5912654 A JPS5912654 A JP S5912654A JP 57121598 A JP57121598 A JP 57121598A JP 12159882 A JP12159882 A JP 12159882A JP S5912654 A JPS5912654 A JP S5912654A
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- 238000012937 correction Methods 0.000 claims abstract description 62
- 230000010363 phase shift Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誤り訂正復号器のための同期回路ｌこ関するも
のである。
のである。
ディジタル通信に於て、伝送誤りを減りす方法の一つに
、送信情報を誤り訂正符号化して伝送し受信符号を誤り
訂正復号化する方法があることはよく知られている。例
えは、１９７３年１０月に（株）昭晃堂より発行された
刊行物「符号理論」Ｏこ、各種符号化・復号化法が詳細
に記述されている。
、送信情報を誤り訂正符号化して伝送し受信符号を誤り
訂正復号化する方法があることはよく知られている。例
えは、１９７３年１０月に（株）昭晃堂より発行された
刊行物「符号理論」Ｏこ、各種符号化・復号化法が詳細
に記述されている。
誤り訂正符号化する際、送信情報ビット列を、あらかじ
め定められた方法で符号化した符号語にして伝送するた
め、受信側では、送信側の符号化に同期して符号語を抽
出して、誤り訂正復号器に入力する必要がある。この同
期のために、従来外部システムからの同期信号、例えば
ＰＣＭのフレーム同期信号等が使われていた。しかしな
がら、このような従来方法では、システム毎に同期信号
の形式が異なるためにシステム毎に同期回路の設計をし
なければならないという欠点があった。さらに、フレー
ム同期信号の得にくいシステムでは同期回路の設計が困
難であった。
め定められた方法で符号化した符号語にして伝送するた
め、受信側では、送信側の符号化に同期して符号語を抽
出して、誤り訂正復号器に入力する必要がある。この同
期のために、従来外部システムからの同期信号、例えば
ＰＣＭのフレーム同期信号等が使われていた。しかしな
がら、このような従来方法では、システム毎に同期信号
の形式が異なるためにシステム毎に同期回路の設計をし
なければならないという欠点があった。さらに、フレー
ム同期信号の得にくいシステムでは同期回路の設計が困
難であった。
本発明は、このような従来方法の欠点を除き、誤り訂正
復号器自体で符号語の同期をとることのできる同期回路
を与えるものである。
復号器自体で符号語の同期をとることのできる同期回路
を与えるものである。
本発明によれば、第１の誤り訂正復号器の同期回路は、
被復号入カ端子と誤り訂正信号出力端子と憚号信号出カ
端子とをもつ誤り訂正復号器に対し使用される同期回路
として構成され、移相量制御端子をもっ移相器と、前記
誤り訂正信号出方端子からの出力を入力さする積分器と
、該積分器出力を入力信号とする最大もしくは最小値判
定器と、この最大もしくは最小値判定時の位相を記憶す
る位相記憶器と、この位相記憶器の出力を一つの端子へ
の入力とし、可動接触子を前記移相器の移相量制御端子
に接続するスイツチと、位相制御信号を前記最大もしく
は最小値判定器、位相記憶器、および前記スイッチの他
の一つの端子に供給すると共に該スイッチの切換え信号
を出す切換え信号発生器とから成り、被復号信号を前記
移相器の入力信号とし、移相器の出力信号を前記誤り訂
正復号器の入力信号としたことを特徴とする誤り訂正復
号器の同期回路として実現される。
被復号入カ端子と誤り訂正信号出力端子と憚号信号出カ
端子とをもつ誤り訂正復号器に対し使用される同期回路
として構成され、移相量制御端子をもっ移相器と、前記
誤り訂正信号出方端子からの出力を入力さする積分器と
、該積分器出力を入力信号とする最大もしくは最小値判
定器と、この最大もしくは最小値判定時の位相を記憶す
る位相記憶器と、この位相記憶器の出力を一つの端子へ
の入力とし、可動接触子を前記移相器の移相量制御端子
に接続するスイツチと、位相制御信号を前記最大もしく
は最小値判定器、位相記憶器、および前記スイッチの他
の一つの端子に供給すると共に該スイッチの切換え信号
を出す切換え信号発生器とから成り、被復号信号を前記
移相器の入力信号とし、移相器の出力信号を前記誤り訂
正復号器の入力信号としたことを特徴とする誤り訂正復
号器の同期回路として実現される。
また、本発明の第２の誤り訂正復号器の同期回路は、被
復号信号入力端子と復号信号出力端子とをもつ誤り訂正
復号器に対し使用される同期回路として構成され移相量
制御端子をもつ移相器と、前記被復号信号を一定時間蓄
えるバッフ−ｒと、前記誤り訂正復号器の出力を再符号
化する誤り訂正符号化回路と、該符号化回路のＨ＋力と
前記バッファから読み出される信−号との相開をとる相
関器と該相関器の出力を入力信号とする最大もしくは最
小判定器と、この最大もしくは最小値判定時の位相を記
憶する位相記憶器と、この位相配憶器の出力を一つの端
子への入力とし、可動接触子を前記移相器の移相量制御
端子に接続するス・イッチと、位相制御１ご号を前記最
大もしくは最小値’ｌ−１１定器、位相記憶器および前
記スイッチの他の一つの端子に供給すると共に該スイッ
チの切換え信号を出す切換え信号発生器とから成り、被
復号信号を前記移相器の人力信号とし、移相器の出力信
号を前記誤り訂正復号器の入力信号としたことを特徴と
する誤り訂正復号器の同期回路として実現される。
復号信号入力端子と復号信号出力端子とをもつ誤り訂正
復号器に対し使用される同期回路として構成され移相量
制御端子をもつ移相器と、前記被復号信号を一定時間蓄
えるバッフ−ｒと、前記誤り訂正復号器の出力を再符号
化する誤り訂正符号化回路と、該符号化回路のＨ＋力と
前記バッファから読み出される信−号との相開をとる相
関器と該相関器の出力を入力信号とする最大もしくは最
小判定器と、この最大もしくは最小値判定時の位相を記
憶する位相記憶器と、この位相配憶器の出力を一つの端
子への入力とし、可動接触子を前記移相器の移相量制御
端子に接続するス・イッチと、位相制御１ご号を前記最
大もしくは最小値’ｌ−１１定器、位相記憶器および前
記スイッチの他の一つの端子に供給すると共に該スイッ
チの切換え信号を出す切換え信号発生器とから成り、被
復号信号を前記移相器の人力信号とし、移相器の出力信
号を前記誤り訂正復号器の入力信号としたことを特徴と
する誤り訂正復号器の同期回路として実現される。
次に、図面を参照して、本発明をその原理と共に詳細に
説明する。
説明する。
第１図は第１の゛本発明の同期回路を誤り訂正復号器に
付加した実施例を示すブロック図、第２〜４図は移相器
の例を、第５図は、第１図に於る各部の信号を、第６図
は、第２の本発明の同期回路を誤り訂正復号器に付加し
た実施例を示すブロック図である。
付加した実施例を示すブロック図、第２〜４図は移相器
の例を、第５図は、第１図に於る各部の信号を、第６図
は、第２の本発明の同期回路を誤り訂正復号器に付加し
た実施例を示すブロック図である。
まず第１の本発明により誤り訂正復号器の同期回路につ
いて説明する。
いて説明する。
第１図に於て、端子１００に入力された被復号信号は、
移相器１０を通して、誤り訂正復号器２００の被復号信
号入力端子１０４に印加される。端子１０１には復号さ
れた信号が、また端子１０２には、被復号信号を誤り訂
正復号器２００内で訂正したときの誤り訂正信号が出力
される。例えば、誤まった信号を訂正する信号を負の信
号とし、訂正しない場合を正の信号とすれば（もちろん
、この逆も考えられる）、誤りの多い被復号信号を受信
したときには、端子１０２には負の信号が多くなること
が分る。なお、誤り訂正信号は、被復号信号と復号され
た信号との積をとっても得られることに注意しておこう
。このことは第２の本発明の説明のときに用いる。
移相器１０を通して、誤り訂正復号器２００の被復号信
号入力端子１０４に印加される。端子１０１には復号さ
れた信号が、また端子１０２には、被復号信号を誤り訂
正復号器２００内で訂正したときの誤り訂正信号が出力
される。例えば、誤まった信号を訂正する信号を負の信
号とし、訂正しない場合を正の信号とすれば（もちろん
、この逆も考えられる）、誤りの多い被復号信号を受信
したときには、端子１０２には負の信号が多くなること
が分る。なお、誤り訂正信号は、被復号信号と復号され
た信号との積をとっても得られることに注意しておこう
。このことは第２の本発明の説明のときに用いる。
誤り訂正信号は、積分器２０に印加され、一定時間積分
される。しかるのち、積分器はリセットされ、次の入力
信号を積分し始める。積分器２０の積分出力は、最大も
しくは最小値判定器３０に印加される。最大値判定か最
小値判定かは、誤り訂正信号が誤まった信号を訂正した
とき、負の信号であるか正の信号であるかに依存するが
、ここでは以後便宜上最大値判定器として話を進める。
される。しかるのち、積分器はリセットされ、次の入力
信号を積分し始める。積分器２０の積分出力は、最大も
しくは最小値判定器３０に印加される。最大値判定か最
小値判定かは、誤り訂正信号が誤まった信号を訂正した
とき、負の信号であるか正の信号であるかに依存するが
、ここでは以後便宜上最大値判定器として話を進める。
最大値判定結果は位相記憶器４０に印加され、位相記憶
器は最大値判定時の位相を記憶する。位相記憶器４０の
出力はスイッチ５０の一つの端子に印加される。
器は最大値判定時の位相を記憶する。位相記憶器４０の
出力はスイッチ５０の一つの端子に印加される。
スイッチ５０の可動接触子は移相器１０の移相量制御端
子１０３に接続される。切替信号発生器６０は、位相制
御信号を最大値判定器３０、位相記憶器４０およびスイ
ッチ５０の他のもう一つの端子に印加すると共に、スイ
ッチ５０の切替信号を発生する。
子１０３に接続される。切替信号発生器６０は、位相制
御信号を最大値判定器３０、位相記憶器４０およびスイ
ッチ５０の他のもう一つの端子に印加すると共に、スイ
ッチ５０の切替信号を発生する。
さて、被復号信号を同期はずれ状態で受信したとき、誤
り訂正復号器は、正しい信号に、誤りが大部分の時点で
重畳された信号を受は取ったものとして復号する。
り訂正復号器は、正しい信号に、誤りが大部分の時点で
重畳された信号を受は取ったものとして復号する。
従って、誤り訂正信号には、正しく同期がとれている場
合に比べ、負の信号が発生する割合が多くなる。従って
被復号信号のとり得る各位相すべてに対し誤り訂正信号
を積分器２０で積分し、変動成分をとり除きつつ、積分
器２０の積分出力を比較し、最大となったときの位相を
正しい同期状態時の位相とすれは、被復号信号の同期が
とれることになる。前記切替信号発生器６０は、各位相
すべてについての積分器２０の出力を見るために、前記
位相制御信号を最大値判定器３０、位相記憶器４０およ
びスイッチ５０の一つの端子へ印加している０最大値判
定時の操作の過程を図面を用いて更に詳しく説明する。
合に比べ、負の信号が発生する割合が多くなる。従って
被復号信号のとり得る各位相すべてに対し誤り訂正信号
を積分器２０で積分し、変動成分をとり除きつつ、積分
器２０の積分出力を比較し、最大となったときの位相を
正しい同期状態時の位相とすれは、被復号信号の同期が
とれることになる。前記切替信号発生器６０は、各位相
すべてについての積分器２０の出力を見るために、前記
位相制御信号を最大値判定器３０、位相記憶器４０およ
びスイッチ５０の一つの端子へ印加している０最大値判
定時の操作の過程を図面を用いて更に詳しく説明する。
端子１００に一例として、２つの位相状態しかもたない
被復号信号が印加され、誤り訂正復号器が動作を開始し
、同期確立を始める状態にあるとする。このとき、切替
信号発生器６０は、第５図（ａ）の破線に示すようにス
イッチ（資）を下方に倒す信号を発生する。同時に、（
ａ）の実線に示すように時刻ｔ ＝ ｊｏｘ ｔ、の区
間で位相１の位相制御信号を参照数字３０〜５０で示さ
れた各部へ送出する。
被復号信号が印加され、誤り訂正復号器が動作を開始し
、同期確立を始める状態にあるとする。このとき、切替
信号発生器６０は、第５図（ａ）の破線に示すようにス
イッチ（資）を下方に倒す信号を発生する。同時に、（
ａ）の実線に示すように時刻ｔ ＝ ｊｏｘ ｔ、の区
間で位相１の位相制御信号を参照数字３０〜５０で示さ
れた各部へ送出する。
積分器２０の出力は第５図（ｂ）のように変化する。
区間ｔ０〜ｔ、の最終時点ｔ１に於て、最大値判定器３
０は、積分器出力ｍ、を検出し、これを最大値として記
憶すると共に、位相記憶器４０に、位相を記憶させる信
号を発する。この結果、位相記憶器には、位相１が記憶
される。
０は、積分器出力ｍ、を検出し、これを最大値として記
憶すると共に、位相記憶器４０に、位相を記憶させる信
号を発する。この結果、位相記憶器には、位相１が記憶
される。
次に時刻１＝＝１．−１．の区間で、切替信号発生器は
、位相２の信号を参照数字３０〜５０で示された各部へ
送出する。このときの積分器出力は、第５図（ｂ）のよ
うに変化する。本実施例では積分器は時刻１＝１．の時
点でリセットされるとしたため、第５図（ｂ）のグラフ
は不連続的な曲線となっているが、もちろん連続的に変
化するように積分器を構成することは可能である。
、位相２の信号を参照数字３０〜５０で示された各部へ
送出する。このときの積分器出力は、第５図（ｂ）のよ
うに変化する。本実施例では積分器は時刻１＝１．の時
点でリセットされるとしたため、第５図（ｂ）のグラフ
は不連続的な曲線となっているが、もちろん連続的に変
化するように積分器を構成することは可能である。
最大値判定器は１ ＝ １．の時点に於て、積分器出力
ｍ！を検出し、先の値Ｉｎ、と比較して、１ｎ２の方が
大きいことを判定する。位相記憶器４０は、この判定結
果をもとに、位相２を記憶する。
ｍ！を検出し、先の値Ｉｎ、と比較して、１ｎ２の方が
大きいことを判定する。位相記憶器４０は、この判定結
果をもとに、位相２を記憶する。
この例では被復号信号のとり得る位相状態は、２つであ
るため、ｔ＝１２の時点で、全ての位相に対する誤り訂
正信号の積分値に基づいた、上記比較過程は終了する。
るため、ｔ＝１２の時点で、全ての位相に対する誤り訂
正信号の積分値に基づいた、上記比較過程は終了する。
切替信号発生器５０は、第５図（ａ）の破線ζこ示すよ
うに、スイッチ５０を上に倒すような切替信号を発生し
、回路は位相２を同期状態として誤り訂正の復号を実行
する。なお、誤り訂正符号化されてできる送信符号は、
送信器へ順次入力される各情報ビットに対し、過去の複
数個の情報ビットに依存した複数個のビットが出力ビッ
トとして順次出力されて構成されるために、この複数個
のビットの区切りを示すための同期信号（以下語同期信
号と呼ぶ）が端子１０５に加えられる。該語同期信号は
、移相器１０を通して、端子１０６に出力され、誤り訂
正復号器２００に供給される。
うに、スイッチ５０を上に倒すような切替信号を発生し
、回路は位相２を同期状態として誤り訂正の復号を実行
する。なお、誤り訂正符号化されてできる送信符号は、
送信器へ順次入力される各情報ビットに対し、過去の複
数個の情報ビットに依存した複数個のビットが出力ビッ
トとして順次出力されて構成されるために、この複数個
のビットの区切りを示すための同期信号（以下語同期信
号と呼ぶ）が端子１０５に加えられる。該語同期信号は
、移相器１０を通して、端子１０６に出力され、誤り訂
正復号器２００に供給される。
移相器１０は、例えは第２図または第３図に示すように
構成される。第２図では端子ｌＯＯに印加された被復号
信号が移相素子１２０を通して移相され、端子１０４に
出力される。端子１０５の語同期信号はそのまま端子１
０６に出力され、被復号信号と語同期信号との相対的な
時間関係が調整される。
構成される。第２図では端子ｌＯＯに印加された被復号
信号が移相素子１２０を通して移相され、端子１０４に
出力される。端子１０５の語同期信号はそのまま端子１
０６に出力され、被復号信号と語同期信号との相対的な
時間関係が調整される。
第３図では、端子１００へ印加された被復号信号はその
まま端子１０４に出力さイＬ１端子１０５の語同期信号
が移相素子１３０（こより移相され端子１０６に出力さ
れる。
まま端子１０４に出力さイＬ１端子１０５の語同期信号
が移相素子１３０（こより移相され端子１０６に出力さ
れる。
以上の説明は、被復号信号が直列信号であると仮定して
進めてきたが、誤り訂正復号器が並列信号を入力するよ
うになっている場合、例えば２並列信号を入力するよう
になっている場合番こは、第４図に示すように、端子４
０１ 、４０２へ印加される２つの信号をスイッチ４０
３．４０４により入れ換えｔｉｆ能にして、端子４０６
．４０７に出力することにより、等制約な移相を行なう
こ（にができる。つまり、ス・１ツチの切替・隔置が、
端子４０５に印加され、フリッ７’７ＬＩッフ４０８を
通して、フリップフ［コップノ状態に対応した位相に人
力化づがセットされる。
進めてきたが、誤り訂正復号器が並列信号を入力するよ
うになっている場合、例えば２並列信号を入力するよう
になっている場合番こは、第４図に示すように、端子４
０１ 、４０２へ印加される２つの信号をスイッチ４０
３．４０４により入れ換えｔｉｆ能にして、端子４０６
．４０７に出力することにより、等制約な移相を行なう
こ（にができる。つまり、ス・１ツチの切替・隔置が、
端子４０５に印加され、フリッ７’７ＬＩッフ４０８を
通して、フリップフ［コップノ状態に対応した位相に人
力化づがセットされる。
次に、第２の本発明による誤り訂正復号器の同期回路に
一ついて説明する。誤り訂正後石器の甲には第１図で示
したように誤り削正帽を号が、陽の形で得られないもの
かある。例えは非線型符号化された組織符号に対する復
号器とか、いわゆるヒタビ復号器などがそれにあたる。
一ついて説明する。誤り訂正後石器の甲には第１図で示
したように誤り削正帽を号が、陽の形で得られないもの
かある。例えは非線型符号化された組織符号に対する復
号器とか、いわゆるヒタビ復号器などがそれにあたる。
第２の本発明による誤りｇＪ正伐刊器の同期回路は、誤
り１正０！号器への被債号信号と、復号後の信号しか使
わないので、Ｘり訂正信号の得（りれない復号器に刻し
ても使用できる同期回路に７了２〕でいる。
り１正０！号器への被債号信号と、復号後の信号しか使
わないので、Ｘり訂正信号の得（りれない復号器に刻し
ても使用できる同期回路に７了２〕でいる。
参照数字１００ 、１０．２００ 、１０１．３０．
／１０．５０．６＋、） が表わすものと同じものを表
わしている。
／１０．５０．６＋、） が表わすものと同じものを表
わしている。
第１図の場合と異なって、第６図の同期回路に於ては、
最大値判定器３０ぺの入力Ｆ、−ｊ３を、復号後の信号
に酊び送信側と同一の誤り訂正符号化を行なって得られ
る信号と、受信した被復号信号との相関を相関器８０で
とって得られる１８号としでいる。
最大値判定器３０ぺの入力Ｆ、−ｊ３を、復号後の信号
に酊び送信側と同一の誤り訂正符号化を行なって得られ
る信号と、受信した被復号信号との相関を相関器８０で
とって得られる１８号としでいる。
すなわち、同期状態にあれば、両毎月の相関はきわめて
高く、非同期状態にあれは、被復−り信号は送信信号に
極めて多くの誤りが１畳されたものとして復号されるた
め、上記両信号間の相関の度合はきわめ°Ｃ低くなる。
高く、非同期状態にあれは、被復−り信号は送信信号に
極めて多くの誤りが１畳されたものとして復号されるた
め、上記両信号間の相関の度合はきわめ°Ｃ低くなる。
このことによって、同期状態との識別が可能となる。従
っ゛Ｃ１被復号侶号のとり得る各位相すべてに対し、相
関器８０で求めた相関値の信号を比較し、最大となった
ときの位相を正しい同期状態時の位相とずれは、被復号
信号の同期がとれることになる。
っ゛Ｃ１被復号侶号のとり得る各位相すべてに対し、相
関器８０で求めた相関値の信号を比較し、最大となった
ときの位相を正しい同期状態時の位相とずれは、被復号
信号の同期がとれることになる。
第６図に於て、バッファ７０ は、誤り、？ＪＪ符号
化回路９０で再符号化された信号と、被復号信号との時
間的な位相関係を調整するための同定した長さのもので
ある。つまり、誤りｙＪ正正号号器２００′よび誤り訂
正符号化回路（イ）で要した遅処分の補正を行なうため
のものである。
化回路９０で再符号化された信号と、被復号信号との時
間的な位相関係を調整するための同定した長さのもので
ある。つまり、誤りｙＪ正正号号器２００′よび誤り訂
正符号化回路（イ）で要した遅処分の補正を行なうため
のものである。
さて、誤り訂正符号化回路９０の出力とバッファ７０の
出力とは相関−５８０へ入力され、相関器の出力が前記
最大値判定回路３０へ入力される。相関器８０は、大別
して両人力信号の積をとる掛算器と、該掛算器の出力を
一定時間積分して出力し、しかるのちリセットする前記
積分器とから構成される。
出力とは相関−５８０へ入力され、相関器の出力が前記
最大値判定回路３０へ入力される。相関器８０は、大別
して両人力信号の積をとる掛算器と、該掛算器の出力を
一定時間積分して出力し、しかるのちリセットする前記
積分器とから構成される。
あるいはこの積分器は、いわゆるローパスフィルタのよ
うなものでもよい。該掛算器の出力は、前にも説明した
ように、前記誤り訂正信号に相当すると考えられるので
、以後の構成並びに動作は第１図の場合と同様である。
うなものでもよい。該掛算器の出力は、前にも説明した
ように、前記誤り訂正信号に相当すると考えられるので
、以後の構成並びに動作は第１図の場合と同様である。
また、被復号信号が並列信号である場合でも本発明が有
効であることは、第１の本発明に関連して説明したのと
同様にして、第４図を用いて説明することができる。
効であることは、第１の本発明に関連して説明したのと
同様にして、第４図を用いて説明することができる。
なお、符号化された信号が多相位相変調されて伝送され
た時、搬送波位相に不確定性のある場合にも第１図の積
分器２０の出力が最も大きくなる搬送波位相、あるいは
第６図の相関器出力が最も大きくなる搬送波位相を求め
ることによって搬送波の不確定性を除くことができる。
た時、搬送波位相に不確定性のある場合にも第１図の積
分器２０の出力が最も大きくなる搬送波位相、あるいは
第６図の相関器出力が最も大きくなる搬送波位相を求め
ることによって搬送波の不確定性を除くことができる。
以上詳細に説明した様に、本発明による誤り訂正復号器
の同期回路は、外部システムからの同期信号を使わずに
、復号器自体で語同期を可能にするものである。
の同期回路は、外部システムからの同期信号を使わずに
、復号器自体で語同期を可能にするものである。
第１図は、第１の本発明による同期回路および該同期回
路を付加した誤り訂正復号器のブロック図、第２図〜第
４図は、移相器の例をそれぞれ示すブロック図、第５図
は、第１図における各部の信号波形を示す図、第６図は
、第２の本発明による同期回路および該同期回路を付加
した誤り訂正復号器のブロック図を示す。 図中、１０ 、１０’は移相器を、１００ 、１００’
は移相器への入力信号端子を、２００ 、２００’は誤
り訂正復号器を、１０１ 、１０１’は復号信号出力端
子を、２０は積分器を、１０２は誤り訂正信号出力端子
を、７０はバッファを、８０は相関器を、３０．３０’
は最大値判定器を、４０ 、４０’は位相記憶器を、５
０ 、５０’はスイッチを、６０ 、６０’は切替信号
発生器を、１０３ 、１０３’は移相量制御端子を、１
０５ 、１０５’は語同期信号入力端子を、端子１０４
、１０４’は移相器を通過したあとの被復号信号出力
端子を、端子１０６ 、１０６’は移相器通過後の語同
期信号を示す。 第１ 辺 第２図 嘔３図 亭ＬＩ−図 １図
路を付加した誤り訂正復号器のブロック図、第２図〜第
４図は、移相器の例をそれぞれ示すブロック図、第５図
は、第１図における各部の信号波形を示す図、第６図は
、第２の本発明による同期回路および該同期回路を付加
した誤り訂正復号器のブロック図を示す。 図中、１０ 、１０’は移相器を、１００ 、１００’
は移相器への入力信号端子を、２００ 、２００’は誤
り訂正復号器を、１０１ 、１０１’は復号信号出力端
子を、２０は積分器を、１０２は誤り訂正信号出力端子
を、７０はバッファを、８０は相関器を、３０．３０’
は最大値判定器を、４０ 、４０’は位相記憶器を、５
０ 、５０’はスイッチを、６０ 、６０’は切替信号
発生器を、１０３ 、１０３’は移相量制御端子を、１
０５ 、１０５’は語同期信号入力端子を、端子１０４
、１０４’は移相器を通過したあとの被復号信号出力
端子を、端子１０６ 、１０６’は移相器通過後の語同
期信号を示す。 第１ 辺 第２図 嘔３図 亭ＬＩ−図 １図
Claims (1)
- 【特許請求の範囲】 （］）被復号信号入力端子と誤り訂正信号出力端子と復
号信号出力端子とをもつ誤り訂正復号器に対し使用され
る同期回路に於て、移相量制御端子をもつ移相器と、前
記誤り訂正信号出力端子からの出力を入力とする積分器
と、該積分器出力を入力信号とする最大もしくは最小値
判定器と、この最大もしくは最小値判定時の位相を記憶
する位相記憶器と、この位相記憶器の出力を一つの端子
への入力とし、可動接触子を前記移相器の移相量制御端
子に接続するスイッチと、位相制御信号を前記最大もし
くは最小値判定器、位相記憶器および前記スイッチの他
の一つの端子に供給すると共に該スイッチの切換え信号
を出す切換え信号発生器とから成り、被復号信号を前記
移相器の入力信号とし、移相器の出力信号を前記誤り訂
正復号器の入力信号としたことを特徴とする誤り訂正復
号器の同期回路。 （２）被復号信号入力端子と復号信号出力端子とをもつ
誤り訂正復号器に対し使用される同期回路に於て、移相
量制御端子をもつ移相器と、前記被復号信号を一定時間
蓄えるバッファと、前記誤り訂正復号器の出力を再符号
化する誤り訂正符号化回路と、該符号化回路の出力と前
記バッファから読み出される信号との相関をとる相関器
と該相関器の出力を入力信号とする最大もしくは最小値
判定器と、この最大もしくは最小値判定時の位相を記憶
する位相記憶器と、この位相記憶器の出力を一つの端子
への入力とし、可動接触子を前記移相器の移相量制御端
子に接続するスイッチと、位相制御信号を前記最大もし
くは最小値判定器、位相記憶器および前記スイッチの他
の一つの端子に供給すると共に該スイッチの切換え信号
を出す切換え信号発生器とから成り、被復号信号を前記
移相器の入力信号とし、移相器の出力信号を前記誤り訂
正復号器の入力信号としたことを特徴とする特許訂正復
号器の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121598A JPS5912654A (ja) | 1982-07-13 | 1982-07-13 | 誤り訂正復号器の同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121598A JPS5912654A (ja) | 1982-07-13 | 1982-07-13 | 誤り訂正復号器の同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912654A true JPS5912654A (ja) | 1984-01-23 |
| JPS6341255B2 JPS6341255B2 (ja) | 1988-08-16 |
Family
ID=14815212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121598A Granted JPS5912654A (ja) | 1982-07-13 | 1982-07-13 | 誤り訂正復号器の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225941A (ja) * | 1985-03-30 | 1986-10-07 | Nec Corp | ワ−ド同期方式 |
| US4833256A (en) * | 1985-10-08 | 1989-05-23 | Showa Denko Kabushiki Kaisha | Fluoran derivatives and recording material containing the same |
-
1982
- 1982-07-13 JP JP57121598A patent/JPS5912654A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225941A (ja) * | 1985-03-30 | 1986-10-07 | Nec Corp | ワ−ド同期方式 |
| US4833256A (en) * | 1985-10-08 | 1989-05-23 | Showa Denko Kabushiki Kaisha | Fluoran derivatives and recording material containing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341255B2 (ja) | 1988-08-16 |
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