JPS6311342A - 画像再生素子の駆動素子及び画像再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像再生素子の駆動素子およびこの駆動素子
を用いた画像再生装置に係り、特に、バイナリ信号で形
成された画像信号に基づき、中間調画像を記録または表
示するのに好適な画像再生素子の駆動素子および画像再
生装置に関する。

〔従来の技術〕

熱発色および熱転写記録装置とその駆動素子を例として
、従来の画像再生装置およびその駆動素子を論じた文献
には、例えば、Ｉｆ！ＥＥ、Ｔｒａｎｓ、ｏｎＣｏｎｓ
ｕｍｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ、　Ｖｏｆｌ　、Ｃ
Ｅ　２８　；　Ｎａ　３　。

３５１　　（Ａｕｇ、１９８２）におけるＴｏｋｕｍａ
ｒｕらによる“ＡＰｏｗｓｒｆｕｌ　　３２Ｂｉｔ　Ｔ
ｈｅｒｍａｌ　Ｐｒｊｎｔｉｎｇ　Ｈｅａｄ　ｒ）ｒｉ
ｖｓｒＬ　Ｓ　Ｔ”がある。

第１４図に、従来の駆動素子を用いた画像再生装置のブ
ロック図を示し、この画像再生装置の１ライン画像信号
処理時のタイミングチャートを第１５図に示す。画像源
１は、半導体メモリや磁気ディスク等を用いた画像メモ
リ、またはビデオ信号をバイナリ信号に変換するＡ／Ｄ
変換器などである。このような画像源１からシリアルに
出力される画像信号１２は、濃度情報をもたない１ビツ
トの２値画像信号と３値以上の濃度情報をもつ２ビツト
以上の多値画像信号に大別できる。

従来の駆動素子２は、１ビツト入力のシフトレジスタ３
とラッチ４と出力バッファ５とからなるので、１ビツト
画像信号により画像を再生する２値画像再生装置におい
ては、画像源１から出力される２値画像信号を駆動素子
２に直接入力可能である。したがって、第１４図に示す
ごときラインメモリ６および信号変換回路７が不要で、
クロック信号１０に同期した画像信号を駆動素子２のシ
フトレジスタにシリアルに転送し、ラッチ信号１１によ
りラッチ４に一時記憶し、ストローブ信号１３により出
力バッファ５から画像再生素子９にパラレルに出力して
、画像を再生できる。すなわち、従来の駆動素子２は、
２値画像信号を入力して画像再生素子９に出力するには
適した構成となっている。

従来の駆動素子により多値画像を再生するには、２値画
像再生装置のほかに、第１４図に示すように、多値画像
信号１２を一時記憶するラインメモリ６と、ラインメモ
リ６から出力する多値画像信号１２を各階調毎のビット
信号１４に変換する信号変換回路７と、各階調のパルス
幅を制御する機能を付加したシステム制御回路８と、パ
ルス幅により記録濃度あるいは発光強度など出力状態が
変化する多値画像再生素子９とが必要となる。多値画像
再生素子９としては、熱発色および熱転写記録方式など
による画像記録素子やマトリクス構成の各種表示素子な
どが考えられる。

第１４図の回路による１ライン多値画像再生時の各信号
の概略のタイミングを第１５図のチャートにより説明す
る。まず、画像源１からシリアルに出力される複数ビッ
トの１ライン画像信号１２をラインメモリ６に一時記憶
し、記憶した１ライン分の画像信号１５を、クロック信
号１０に同期して順次複数回読み出し、信号変換回路７
に入力し、階調数に応じたスライスレベルでバイナリ・
ビット変換し、各階調毎のビット信号１４に変換し、駆
動素子２のシフトレジスタ３に転送する。

さらに、ラッチ信号１１の立ち上がりでラッチ回路４に
ラッチし、シリアル・パラレル変換したビット信号を、
出力バッファ５を制御するストローブ信号１３を“Ｌｏ
ｗ”レベルにして、画像再生素子９に伝達する。このよ
うな過程を各階調毎に繰り返し、１ライン分の多値画像
を再生する。ストローブ信号１３の”　Ｔ、　ｏ　ｗ”
レベルの時間幅を各階調毎に変えると、原画像の濃度と
画像再生素子９による再生画像の濃度を一致させること
が可能となる。

〔発明が解決しようとする問題点〕

上記従来技術は、駆動素子が２値画像再生に好適な構成
となってはいるが、多値画像信号のととく複数ビットの
画像信号を直接入力する方式については配慮がなく、バ
イナリの画像信号をビット信号に変換する信号変換回路
と複雑な回路制御信号を発生する制御回路が必要であり
、各階調毎にライン画像信号を駆動素子に転送するため
、各階調の最小パルス幅と１ライン記録最小時間が制限
され、正確な原画再生と高速画像再生とを両立させる点
で問題があった。

本発明の目的は、バイナリ形式の多値画像信号を直接入
力可能で、上記信号変換回路が不要であり、各階調の最
小パルス幅および１ライン画像再生最小時間の大幅短縮
により、正確な原画再生と高速画像再生を同時に実現で
き、しかも回路規模が小さくて済む画像再生素子の駆動
素子とこの駆動素子を用いた画像再生装置とを提供する
ことである。

〔問題点を解決するための手段〕

本発明は、上記目的を達成するために１画像毎に設けた
カウンタ回路と画像源からの画像信号を画素毎カウンタ
の初期値として入力する初期設定手段とからなる複合カ
ウンタ回路と、このカウンタの出力値を判断し所望の値
での駆動素子の出力パルスの反転とカウンタ回路へのク
ロック信号の入力禁止とを制御する駆動制御回路と、駆
動素子出力の出力開始または停止のいずれか一方を決定
本発明の駆動素子は、好ましくは、同一半導体チップ内
に形成される。

また、初期設定手段として、複数列のシフトレジスタを
用いる場合は、シフトレジスタとカウンタとを兼用する
回路構成を採用し、回路規模を大幅に削減する。

〔作用〕

画像源からシリアルに出されるバイナリ形式の画像信号
は、初期設定手段により、画素に対応して配置した画素
毎カウンタに初期値として順次入力される。初期値入力
後の各カウンタ回路に、共通のクロックを入力すると、
カウンタ回路の出力値がクロック入力数に応じて変化す
る。

駆動制御回路は、この方つンタ回路出力値を判断し、所
望の値、例えば全ビット”ＬＯＷ”　＋　または全ビッ
ト“Ｈｉ　ｇ　ｈ”のごとき値で、画素に対応した駆動
素子出力を反転する。この出力反転とは、出力回路に入
力するストローブパルスの開始により、全駆動素子出力
が’　ＯＮ　”状態となる論理を用いる場合には、”Ｏ
ＦＦ″′状態に反転することを意味し、ストローブパル
スの停止により、全駆動素子出力が同時に’ＯＦ　Ｆ’
″状態となる論理を用いる場合には、“ＯＮ”状態に反
転することを意味する。ただし、画像毎カウンタの初期
設定後出力が既に所望の値である場合は、駆動制御回路
による指令がストローブパルスによる駆動出力指令を予
め反転するため、駆動素子出力は反転しない。駆動制御
回路は、カウンタ出力の所望の値で駆動素子出力を反転
すると同時に、所望の値に達したカウンタ回路のクロッ
ク信号の入力を禁止し、シ区動素子出力の再反転を防止
する。クロック信号の入力を禁止されたカウンタ回路は
、初期設定により、新たな画像信号を入力すると、クロ
ツク信号の再入力が可能となる。

また、各階調のパルス幅は、カウンタ回路に入力するク
ロック信号の同期により決定される。したがって、クロ
ック信号の同期を順次変化させると、所望の駆動素子出
力パルスが得られる。本発明の駆動素子の最大出力パル
ス幅は、外部から入力するストローブパルスのパルス幅
により制限される。

さらに、シフトレジスタとカウンタの回路構成が類似し
ている点を利用し、画像データ転送時にはシフトレジス
トとして動作させ、パルス出力時にはカウンタとして動
作させるように回路を切換えると、回路規模を半減でき
る。

〔実施例〕

以下、本発明の一実施例を第１図から第７図により説明
する。

第１図は、本発明による画像再生装置の一実施例のブロ
ック図である。画像再生装置は、画像信号をバイナリ形
式で蓄積したあるいは送出してくる画像源１からの画像
信号をその信号レベルに応じてパルス変調して出力パル
スを発生する本発明の駆動素子２０と、駆動素子２０の
出力パルスを受けそのパルス幅１こより状態変化して画
像を再生する画像再生素子９と、ワンチップマイコンな
どからなり画像再生装置全体を制御するシステム制御回
路８を主な要素として構成されている。駆動素子２０の
ごとく出力パルスのパルス幅を制御する素子の出力を受
けて画像を再生する装置としては、液晶表示セル、発光
ダイオード算の定電力駆動型表示素子をマトリクス配置
した画像表示装置や、熱転写記録、熱発光記録等の記録
方式によるアレイ状またはマトリクス状記録素子を用い
る画像記録装置等がある。このうち、画像記録装置のよ
うに、可動部が存在する場合は、システム制御回路８に
よりその動作も併せて制御できる。

第１図に示す本実施例の駆動素子２０は、ｍビット×ｎ
ビットのマスタ・スレーブ型記憶素子を用いてｍピット
画像毎カウンタと、とのカウンタへ画像信号１２を初期
値として入力する初期設定手段となるｍ列シフトレジス
タとを兼用した複合カウンタ回路２１と、画素毎の複合
カウンタ回路２１の出力値を判定し所望の値で駆動素子
２０の各画素の出力パルス２４を反転するとともに画素
毎の複合カウンタ２１へのクロック信号２６の入力を禁
止する駆動制御回路２２と、駆動制御回路２２の出力と
システム制御回路８から出されるストローブ信号２５と
により駆動素子２ｏの各画素の出力パルス２４のパルス
幅を制御する出力回路２３とから構成される。

本実施例では、駆動素子２０に入力する制御信号を極力
少なくする目的で、ストローブ信号２５を複合カウンタ
回路２１のモード信号と兼用しており、ストローブ信号
２５が（（ＯＮ　ＩＴ状態では、カウンタモード、”　
ＯＦ　Ｆ　”状態では、初期設定モードとなるように構
成しである。また、初期設定モードにおいては、いかな
るカウンタ出力値においても、クロック信号２６の複合
カウンタ回路２１への入力を禁止しないように駆動制御
回路２２を構成し、そのための制御信号もストローブ信
号２５が兼ねている。本実施例では、制御信号が２本だ
けでよい。

第２図は、第１図実施例のシステム制御回路８からの制
御信号と１ライン分の画像信号１２とのタイミングチャ
ートである。ストローブ信号２５の”　Ｌｏｗ”レベル
が“ＯＮ”命令を示し、カウンタモード、一方、“Ｈｌ
ｇｈ、、レベルは”　ＯＦ　Ｆ　”状態を示し、初期設
定モードである。

初期設定モードにおけるクロック信号２６−１は、画像
源１と駆動素子２０の複合カウンタ回路２１の双方に伝
達され、画像信号１２がクロック信号２６−１に同期し
て順次各複合カウンタ回路２１に初期値として入力され
る。初期値設定後、ストローブ信号２５を“ＯＮ”状態
とし、カウンタモードに設定すると、出力パルス２４が
“Ｌｏｗ”レベルとなり、“ＯＮ”状態となる。出力パ
ルス２４のパルス幅は、カウンタモード開始時から複合
カウンタ回路２１の初期値とカウンタモードにおける入
力クロツク信号２６−２の数が等しくなるまでの時間で
決定される。第２図の例は、初期値がｉｔ　３１１の場
合で、カウンタモードにおけるりロック信号２６−２の
第３パルスの立ち上がりで、出力パルス２４が“ＯＦＦ
”状態に変化し、パルス幅変調された出力パルス２４を
得ている。

第３図に、上記画像再生装置を実現するための駆動素子
の一実施例を示す。本実施例は、２画素分の複合カウン
タ回路を各２ビツトで構成している。したがって５画像
信号はバイナリ信号の２ビツトが入力できるから、各画
素最大４段階のパルス幅変調が可能である。駆動素子の
うち第１の画素を再生する第１の複合カウンタ、第１の
駆動制御回路、第１の出力回路について説明する。

第１の複合カウンタは、マスタ・スレーブ型の記憶素子
３１および３２と、スリーステートゲートなとのハイイ
ンピーダンス出力状態を有する。

スイッチゲート３３，３４，３５，３６，３７゜３８を
第３図のごとく接続して構成される。スイッチゲートは
、双方向トランスミッションゲートでもよい。すなわち
、下位画像信号入力端子２８と記憶素子３１の入力端子
り間にスイッチゲート３３を配置し、記憶素子３１と３
２の反転出力でと、自らの信号入力端子間にそれぞれス
イッチゲート３４および３８に配置し、記憶素子３１の
非反転出力Ｑと記憶素子３２のクロック入力端子間にス
イッチゲート３５を配置し、駆動素子のクロック入力端
子２６と記憶素子３２のクロック入力端子間にスイッチ
ゲート３６を配置し、−に位ビット信号入力端子２９と
記憶素子３２の信号入力端子間にスイッチゲート３７を
配置する。また、第１の駆動制御回路は、記憶素子３１
および３２の非反転出力を入力とする負の論理和ゲート
３９と、負の論理和ゲート３９の論理出力と反転ストロ
ーブ信号３０を入力とする正の論理積ゲート４０と、ク
ロック信号２６と正の論理積ゲート４０の論理出力を入
力とする正の論理和ゲート４１とから構成され、正の論
理和ゲート４１の論理出力を記憶素子３１のクロック入
力端子に入力しである。さらに、第１の出力回路は、ス
トローブ信号２５と負の論理和ゲート３９の論理出力と
を入力する正の論理和ゲート４２により構成しである。

第１の複合カウンタ回路のモード制御信号を兼用するス
トロープ信号２５をスイッチゲート３４．，３５゜３８
の制御端子に接続し、反転ストローブ信号３０をスイッ
チゲート３３，３６．３７の制御端子に接続する。

第２の画素を再生する第２の複合カウンタ回路。

第２の駆動制御回路、第２の出力回路も、第１の画素を
再生する回路と同一構成であるが、記憶素子３１と５１
、および３２と５２の組み合わせで２列のシフトレジス
タを構成するため、記憶素子３１の非反転出力Ｑと記憶
素子５１の信号入力端子り間にスイッチゲート５３を配
置し、記憶素子３２の非反転出力Ｑと記憶素子５２の信
号入力端子間にスイッチゲート５７を配置した点が異な
る。

画像信号２８および２９をそれぞれ抵抗性素子６５およ
び６６を通して接地電位に接続しであるのは、駆動素子
の入力ビツト数が画像信号のビット数よりも多い場合に
、余分な信号入力端子を開放状態としても、”　Ｌ　ｏ
　ｗ　”レベルを入力することにより、使用できるよう
にするためである。

本実施例の拡張として、画素数の拡張と、画像信号入力
ビツト数の拡張とが考えられる。画素数の拡張について
は、複合カウンタ回路、駆動制御回路、出力回路を第３
図と同一構成で、シリアル出力４５および４６に直列接
続すると実現できる。

また、入力ビツト数の拡張については、複合カウンタ回
路を構成する記憶素子の数を入力ビツト数に等しく上位
ビット方向に増設し、スイッチゲートも等しく増加させ
るとともに、各記憶素子の非反転出力の負の論理和ゲー
トの入力数を入力ビツト数に等しく増加させて実現する
。

第３図においては、シフトモードに設定して動作状態と
なる論理素子を破線で示し、カウントモードに設定して
動作状態となる論理素子を一点鎖線で示しである。以下
、第３図の駆動素子の動作を、シフトモードとカウンタ
モードに分離して、第４図から第７図により説明する。

第４図はシフトモードにおける動作部の回路構成を示し
ている。ただし、スイッチゲートは省略しである。また
、第５図は、第４図のシフトモードにおける画像信号の
流れを示すタイミングチャ一トである。第４図に示すよ
うに、シフトモードにおいて、本実施例の駆動素子は、
クロック信号２６を共有し、破線で囲んだ記憶素子３１
と５１とからなる第１列シフトレジスタと、破線で示す
記憶素子３２と５２とからなる第２列シフトレジスタと
して動作する。したがって、第５図に示すように、画像
信号２８および２９はクロック信号２６の立ち上がりの
時刻ｔｏおよびｔｌでシフトし、時刻ｔ２における記憶
素子３１，３２，５１゜５２の出力端子Ｑは、それぞれ
論理出力ｇｉＬ″′。

“Ｈ”、　　“Ｈ７１、７４ＨＩＩの画像信号を出力し
安定している。

第６図および第７図は、それぞれこのような状態でスト
ローブ信号２５を反転し、カウンタモードに移行した場
合の動作部の回路構成と、信号の変化のタイミングチャ
ートを示す図である。第６図においても、第４図同様、
スイッチゲートを省略しである。カウントモードにおい
ては、それぞれ一点鎖線で囲んだ記憶素子３１および３
２．記憶素子５１および５２が、２ビツトのバイナリ力
ウフタとして機能する。第７図のタイミングチャートに
おいて、カウントモード移行時の時刻ｔ８の各記憶素子
の出力Ｑｔｉ＊　Ｑｌｚｔ　Ｑ２１．　Ｑ２２は、シフ
トモード時の画像信号を出力しているので、通常のカウ
ンタに必要なカウンタ回路の初期値設定用ロードパルス
が不要である。

本実施例のカウンタ回路は、第７図に示すように、ダウ
ンカウンタ回路で、駆動制御回路はカウンタ出力値の全
てで”　Ｌ　ｏ　ｗ”レベルを検出し、駆動素子の出力
パルス４３および６３を反転し、カウンタのクロック信
号入力を禁止するように設定しである。したがって、ス
トローブ信号２５の”Ｌｏｗ”レベルにより駆動素子の
出力パルス４３および６３が“ＯＮ”状態となり、その
後入力するクロック信号２６の立ち上がりで、カウンタ
出力値が減少する。出力パルスＱ１４３は、カウンタ初
期値Ｑ　１２　、　Ｑ　１１が“Ｈ″″　　ｕＬ”であ
ったため、第２番目のクロック信号２６の立ち上がり時
刻ｔ４で“ＯＦＦ”状態となる。一方、出力パルスＱ２
６３は、カウンタ初期値Ｑ　２．ｚｅ　Ｑ　ｘｓが“Ｈ
”　　ｔｔ　ＨＩＩ、であったため、第３番目のクロッ
ク信号２６の立ち上がり時刻ｔ１１で“ＯＦＦ″′状態
となり、それぞれの画像信号に応じたパルス幅変調出力
が得られる。

第１図から第７図に示した本実施例によれば、駆動素子
が複数ビットのバイナリ画像信号を入力可能な回路構成
としであるので、複数ビット出力の多数画像源と駆動素
子とを直結できる。すなわち、バイナリ信号をビット信
号に変換する信号変換処理および信号変換回路の省略が
可能なパルス幅変調による画像再生装置を実現できる。

また、カウンタ回路の初期設定手段として、複数列シフ
トレジスタを用いるとともに、スイッチゲートによりカ
ウンタ回路と兼用としであるから、回路規模も半減し初
期値をカウンタ回路にロードする手続〆を省略できる。

さらに、駆動素子の画像信号入力端子の開放状態におけ
る電位を固定する抵抗性素子を設けたことにより、駆動
素子の画像信号入力端子数以下のビット数を有する画像
信号に対応できる。加えて、ストローブ信号によるモー
ド信号の兼用化と、第１１第２のクロック信号の１人力
化とにより、駆動素子に入力する制御信号数を半減させ
、入力端子数に大きく依存するチップサイズを縮小し、
駆動素子の高密度実装を実現できる。

第８図に本発明による駆動素子の他の実施例を示す。基
本構成は第３図の実施例とほぼ同じであるが、カウンタ
回路とカウンタ回路の初期設定手段であるシフトレジス
タとを分離した点が異なる。

本実施例は、信号入力４ビツトで２画素構成としている
が、第３図実施例同様、ビット数および画素数の拡張と
縮小が可能である。初期設定手段を成すシフトレジスタ
を４ビツトパラレルのマスタ・スレーブ型記憶素子７１
および７２により構成し、第１のクロック信号８０の立
ち一ヒがりで、画像信号８１，８２，８３．８４をシフ
トする。

画素毎カウンタ回＠＠７３および７４も４ビツトで構成
しである。記憶素子７１および７２の出力信号は、ロー
ドパルス８５人力中に第２のクロック信号８６を入力す
ることにより、各カウンタ回路７３および７４にロード
される。カウンタ回路７３および７４にロード後の動作
は、第３図の実施例と同様で、ストローブ信号２５発生
後からカウンタ回路７３および７４が入力する第２のク
ロック信号８６の数とカウンタ回路７３および７４の初
期設定値が一致するまで出力パルスＱ１４３およびＱ２
６３を発生する。したがって、画像信号に応じて、パル
ス幅変調した出力パルスが得られる。なお、正の論理積
ゲート８７および８８は、カウンタ回路出力にかかわら
ず、ロードパルス発生時には第２のクロック信号８５を
入力可能とするゲートである。

本実施例によれば、カウンタ回路と初期設定手段として
のシフトレジスタとが独立しているため、画像信号とカ
ウンタ回路にロードしたのちに、次の画像信号をシフト
レジスタに転送可能となり、画像信号転送による画像再
生体止期間を排除でき、高速の画像再生を実現可能であ
る。本実施例の効果は、画像再生装置の画素数の増大と
画像再生時間の高速化に応じて増大する。したがって、
高速。

高精細画像再生装置に適している。

第９図に本発明による駆動素子のさらに他の実施例の構
成を示す。第１０図はその駆動素子のタイミングチャー
トである。基本構成は第８図の実施例とほぼ同じである
が、初期設定手段として、１ビツト入力のシフトレジス
タとカウンタ回路の入力端子と対？なすラッチ回路など
の記憶素子ブロックとを組み合わせ、画像信号髪バス構
成として各記憶素子ブロックに共通に入力する点が異な
る。

本実施例も第８図実施例と同様、信号入力４ビツト、２
画素構成の例を示している。初期設定手段を除くと、第
８図の実施例と全く同様である。

初期設定手段は、マスタ・スレーブ型記憶素子９１およ
び９２からなるラッチ信号転送用シフトレジスタと、４
ビツトのラッチ回路からなり、カウンタ回路７３および
７４と対をなす記憶素子ブロック９３および９４と、記
憶素子ブロックに入力する画像信号バス８１．．８２，
８３．８４とにより構成しである。

以下、第１０図により１本実施例の動作を説明する。画
像信号８１〜８４を各記憶素子ブロック９３および９４
に一時記憶するため、システム制御部で発生するラッチ
信号９７を、画像信号に同期して、シフトレジスタによ
り各記憶素子ブロックの書き込みゲートＧに順次転送す
る。第１のクロック信号８０は、このラッチ信号９７の
シフトロックとして作用する。本実施例の書き込み信号
９５および９６は、第１０図のごとく画像信号８１〜８
４に同期して発生し、各画像信号をカウンタ回路７３お
よび７４に入力する。以後の動作は、第８図実施例と全
く同様で、ロードパルス８５と第２クロツク信号８６に
より、カウンタ回路７３および７４にロードし、ストロ
ーブパルス２５とストローブパルス２５の”　Ｌ　ｏ　
ｗ　”レベル中に入力する第２のクロック信号８６の数
により、カウンタ回路７３および７４にロードしたバイ
ナリ画像信号をパルス幅変調する。出力パルスＱ１４３
およびＱ２６３はその出力例で、出力パルスＱ１４３は
入力信号は示していないが２階調の信号をパルス幅変調
した例で、ストローブパルス２５の“ＬＯＷ”レベル移
行後の２番目の第２クロツク信号８６の立ち上がりまで
出方パルス４３が発生している。

本実施例によれば、初期設定手段に主として構成ゲート
数の比較的少ないラッチ回路を用いているため、第８図
と同様、画像再生体止期間を排除できる駆動素子を少な
い回路規模で実現できる。

第１１図に本発明による駆動素子の他の実施例を示す。

第１２図は、その駆動素子の動作タイミングチャートで
ある。本実施例は、第９図に示す実施例から、記憶素子
ブロック９３および９４を削除し、シフトレジスタ構成
のマスタ・スレーブ型記憶素子９１および９２にロード
パルス８５を入力するとともに、そのシフトレジスタ出
力をカウンタ回路７３および７４の各ロードパルスとし
て使用する。第１のクロック信号は、ロードパルス８５
のシフトクロックと画像信号カウンタロード時のカウン
タ回路のクロック信号を兼用している。画像信号８１〜
８４は、カウンタ回路７３および７４に直結しである。

また、スイッチゲート１１．０，１．１１，１．１２，
１１３および反転論理ゲート１．１４，１１５，１１６
，１１７は１画像信号をカウンタ回路７３および７４に
ロードする時には第１のクロック信号８０を、画像再生
時、すなわち駆動素子４３．６３発生時には第２のクロ
ック信号８６を、論理和ゲート４１および６１に伝達す
るように構成しである。

第１２図により１本実施例の動作を説明する。

駆動素子の外部から入力するロードパルス８５は、第１
のクロック信号８０により画素毎ロードパルス１０１お
よび１０２を画像信号８１〜８４に同期して発生する。

また、カウンタ回路７３．７４のクロック人力１０３お
よび１０４に、第１のクロック信号８０が図示のごとく
、画素毎ロードパルス１０１，１０２に同期して入力さ
れ、画像信号が各画素毎カウンタ回路７３および７４に
初期値として順次入力される。以後の動作は、第９図の
実施例と同様であるから省略する。

本実施例によれば、駆動素子の回路数を大幅剤減できる
。また、画像信号をシフトレジスタにより転送する方式
と比較し、画像信号出力端子が不要となるため、駆動素
子チップも小型化可能である。

第１３図に本発明による駆動素子の他の実施例を示す。

本実施例は、第１１図に示す実施例とほぼ同様の構成で
あるが、６４画素構成とするとともに、画素毎カウンタ
回路７３および７４に入力するロードパルスをデコーダ
により発生している点が異なる。６ビツト入カデコーダ
１３０は、デコーダ入力１０〜１２５の示すアドレスに
より、６４の出力Ｌ１〜Ｌ６４のうちの任意の出力が”
　Ｌ　ｏ　ｗ”レベルとなり、ロードパルスを発生する
。チップセレクト１２６は、画素数拡張時に使用し、外
部のアドレス発生回路の上位ビットをデコードした出力
を入力する。また、第１のクロック信号８０をデコーダ
１３０に入力し、デコーダ出力を同期化するとともに、
アドレス遷移時の雑音を除去する機能を有する。

本実施例によれば、画像信号をランダムに転送可能とな
り、出力パルスを発生しない画素へのデータ転送を省略
できる。したがって、高速の画像再生が可能となる。

〔発明の効果〕

本発明によれば、駆動素子の各画素毎に設けた複数ビッ
トのカウンタ回路に、バイナリ形式の多値画像信号を直
接入力し、各画素の画像信号に応じたパルス幅変調出力
を得ることができるので、画像信号のバイナリ・ビット
交換が不要になるとともに、］画素１回の画像信号転送
でパルス幅変調出力が得られるから、画像信号転送時間
により制限される１階調最小パルス幅および１ライン画
像再生最小時間を大幅に短縮し、原画像に忠実な画像再
生と高速画像再生とを同時に実現可能である。

【図面の簡単な説明】

第１図は本発明による画像再生装置の一実施例にブロッ
ク図、第２図は第１図実施例のシステム制御回路からの
制御信号と１ライン分の画像信号とのタイミングチャー
ト、第３図は本発明による駆動素子の一実施例を示す回
路図、第４図はシフトモードにおける動作部の回路構成
を示す概略回路図、第５図は第４図のシフトモードにお
ける画像信号の流れを示すタイミングチャート、第６図
はカウンタモードにおける動作部の回路構成を示す概略
回路図、第７図は第６図のカウンタモードにおける画像
信号の流れを示すタイミングチャート、第８図はカウン
タ回路と初期設定手段とを分離した実施例を示す回路図
、第９図はシフトレジスタと記憶素子ブロックとを組み
合わせ画像信号を共通のバスにより供給する実施例を示
す回路図、第１０図はそのタイミングチャート、第１１
図は第９図実施例の変形例を示す回路図、第１２図はそ
のタイミングチャート、第１３図はロードパルスをデコ
ーダにより発生する実施例を示す回路図、第１４図は従
来の駆動素子を用いた画像再生装置のブロック図、第１
５図は１ライン画像信号処理時のタイミングチャートで
ある。 １・・・画像源、８・・・システム制御回路、９・・・
画像再生素子、２０・・・駆動素子、２１・・・複合カ
ウンタ回路、２２・・・駆動制御回路、２３・・・出力
回路、２５・・・ストローブ信号、２６・・・クロック
信号、２８・・・下位画像信号、２９・・・−ヒ位画像
信号、３１，３２゜５１．５２・・・マスタ・スレーブ
型記憶素子、４３゜６３・・・出力パルス、４５．４６
・・・シリアル出力、７１．７２・・・マスタ・スレー
ブ型記憶素子、７３゜７４・・・画素毎カウンタ回路、
９１．９２・・・マスタ・スレーブ型記憶素子、９３．
９４・・・記憶素子ブロック、１３０・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １、画像源からのバイナリ画像信号をシリアルに取り込
   み前記画像信号に応じた時間幅の出力パルスをそのパル
   ス幅により状態変化する画像再生素子に出力する画像再
   生素子の駆動素子において、 画素毎に設けたカウンタ回路と前記画像源からの画像信
   号を前記画素毎カウンタの初期値として入力する初期設
   定手段とからなる複合カウンタ回路と、 この複合カウンタ回路の出力値を判断し所定の値での前
   記駆動素子の出力パルスの反転と前記複合カウンタ回路
   へのクロック信号の入力禁止とを制御する駆動制御回路
   と、 前記駆動素子出力の出力または停止のいずれか一方を決
   定するとともに出力パルス幅の上限を定める出力回路と からなることを特徴とする画像再生素子の駆動素子。 ２、特許請求の範囲第１項において、前記複合カウンタ
   回路が、マスタ・スレーブ型記憶素子をマトリックス状
   に配列して形成され複数ビットの前記バイナリ画像信号
   をシリアルに取り込む前記初期設定手段としてのシフト
   レジスタとその初期値を受けてカウントする前記画素毎
   カウンタとに兼用する回路であることを特徴とする画像
   再生素子の駆動素子。 ３、特許請求の範囲第２項において、前記初期設定手段
   が、前記マスタ・スレーブ型記憶素子をｎビット直列接
   続しかつｍ列からなるシフトレジスタであることを特徴
   とする画像再生素子の駆動素子。 ４、特許請求の範囲第３項において、前記各シフトレジ
   スタの入力端子が抵抗性素子を介して高低いずれかの共
   通電位に接続されていることを特徴とする画像再生素子
   の駆動素子。 ５、特許請求の範囲第１項において、前記初期設定手段
   が、前記各カウンタ回路と対をなし前記画像源からシリ
   アルに出力される画像信号を順次記憶し前記対をなすカ
   ウンタ回路に初期値として入力する記憶素子であること
   を特徴とする画像再生素子の駆動素子。 ６、特許請求の範囲第１項において、前記初期設定手段
   が、前記画像源からのシリアル画像信号を受けるシフト
   レジスタと、前記各カウンタ回路と対をなし前記シフト
   レジスタの出力を順次記憶し前記対をなすカウンタ回路
   に初期値として入力する記憶素子とからなることを特徴
   とする画像再生素子の駆動素子。 ７、特許請求の範囲第１項において、前記初期設定手段
   が、前記画像源からの画像信号を前記各画素毎カウンタ
   回路の入力端子に共通に接続する共通バスと、前記画像
   信号を各画素毎カウンタ回路に選択的にロードさせるタ
   イミング信号を出すシフトレジスタとからなることを特
   徴とする画像再生素子の駆動素子。 ８、特許請求の範囲第１項において、前記初期設定手段
   が、前記画像源からの画像信号を前記各画素毎カウンタ
   回路の入力端子に共通に接続する共通バスと、前記各画
   素毎カウンタ回路のアドレスを解読し選択的に前記画像
   信号をロードさせるデコーダとからなることを特徴とす
   る画像再生素子の駆動素子。 ９、画像源からバイナリ画像信号をシリアルに取り込み
   多階調画像信号に再生する画像再生装置において、 入力パルス幅により状態変化する画像再生素子と、 画素毎に設けたカウンタ回路と前記画像源からの画像信
   号を前記画素毎カウンタ回路の初期値として入力する初
   期設定手段とからなる複合カウンタ回路とこの複合カウ
   ンタ回路の出力値を判断し所定の値での前記画像再生素
   子への出力パルスの反転と前記複合カウンタ回路へのク
   ロック信号の入力禁止とを制御する駆動制御回路と前記
   駆動素子出力の出力または停止のいずれか一方を決定す
   るとともに出力パルス幅の上限を定める出力回路とから
   なる前記画像再生素子の駆動素子と、 少なくとも前記画像再生素子の駆動素子に制御パルスを
   供給するシステム制御回路と からなることを特徴とする画像再生装置。