JPS63113889A - 負のフィードバック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技免分互 本発明は、二進入力信号に対するセル等の負荷の応答速
度を増加させる方式・に関するものである。

更に、詳細には、本発明は、セル等の負荷が二進入力信
号に応答する時間を最小とする為に入力ラインへ負のフ
ィードバックを供給する方式に関するものである。

従ｉｔ区 新しい世代のデータ処理方式が開発され且つ使用される
に従い、その様な方式は多くの著しい観点において次第
に洗練されたものとなる。部分的な理由としては、デー
タ処理チップ用の電気回路を与える集積回路チップの寸
法が減少したので、コンピュータは次第に寸法が減少し
た。データ処理用チップの寸法が減少しても、データ処
理能力は向上した。その結果、次々と代わる世代のデー
タ処理方式はその寸法が減少したが、その能力は拡張し
た。更に、部分的な理由として、集積回路の寸法が減少
し且つこの様なチップ上の回路の密　度が増加したので
、データ処理方式の次々の世代におけるデータ処理速度
は実質的に向上された。

過去数十年の間にデータ処理方式においてなされた全て
の進歩にも拘らず、データ処理方式の能力における見掛
けの制限に関する心配が未だ残っている０例えば、デー
タ処理方式は、実時間を基礎にして、温度、圧力、湿度
等のパラメータの値を制御する為に産業機械において使
用されている。

この様な方式において、産業機械の動作は、データ処理
装置によって評価されて、温度、圧力、湿度等のパラメ
ータにおいてどのような変化がなされなばならないかを
決定する。理解される如く、データを処理する速度を増
加させることが可能な場合、産業機械の動作に関する情
報のデータ処理方式への導入と該機械内でのパラメータ
の調節との間の時間が短縮される。この時間が減少され
ると、産業機械の動作における精度を向上させることが
可能である。

現在使用されているデータ処理方式の応答速度は、デー
タ処理方式における成る基本的要素の応答速度における
不適切性によって制限されている。

例えば、データ処理方式は、各々が個別的なワード及び
該ワード内の個別的なビットによって識別される複数個
のセルを有している。これらのセルの各々は、メモリ内
において個別的な位置を構成することが可能である。こ
れらのセルの各々は、ライン上において該ワード及び該
ワード内のビットを識別する信号の共通性がある場合に
個別的に付勢される。センスアンプ及び読取及び書込ア
ンプを具僅するステージ即ち段が各セルと関連しており
、且つワードライン及びビットライン上の入力信号の共
通性を識別する。これらのアンプは各セルに対して負荷
を画定するものとして考えることが可能である。

該負荷及び該負荷を駆動する関連した回路のパラメータ
は、該負荷が、該負荷を識別するワード及びビット信号
に瞬間的に応答することがら防止する。このことは、本
方式がデータを処理することが可能な速度を制限する。

例えば、応答における遅延の一部は、ビットに対する二
進「１」に対してのライン上の電圧コーディングと該ビ
ットに対する二進「０」に対しての相補的ライン上の電
圧コーディングとの間の大きさにおける比較的大きな差
異から発生する。この様な電圧の大きさにおけるこの比
較的大きな差異の為に、二進値が「１」から「０」へ変
化する時の如く、１つの極性から反対の極性へ電圧差を
変化させる上で過剰な量の時間がかかる。更に、相補的
対に対する電圧が二進「１」に対する論理レベルコーデ
ィングから二進「０」に対する論理レベルコーディング
へ変化する時の如く、相補的対のライン上の電圧の論理
レベルは比較的ゆっくりと変化する。

セル及びセルを駆動する回路は全てのデータ処理方式に
とって中心的なものであるから、この様なセル及びこの
様な駆動回路がデータ処理信号に応答する時間を゛最小
とすることが重要である。このことは、藪十年の間認識
されている。その結果、この長年の間、セル及び関連す
る駆動回路がデ−夕処理信号に応答する時間を最小とす
るか又は少なくとも実質的に減少させる為の試みがなさ
れている。この点に関して成る程度の進歩はなされてい
る。然し乍ら、その進歩は本問題が提起する重要性と比
較するとそれ程大きなものではない。

且−五 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、データ処理方式にお
けるセル及び関連する駆動回路がデータ処理信号に応答
する時間を著しく減少させた方式を提供するを目的とす
る。

青−双 本発明方式は、相補的対のラインにおける二進「１」に
対する電圧コーディングと二進「０」に対する電圧コー
ディングの論理レベルにおける差異を最小とさせるフィ
ードバック信号を駆動回路へ供給することによって応答
時間を著しく減少させている。本発明方式は、又、相補
的対のライン内の二進情報が二進「１」から二進「０」
へ変化する時に該ライン上の電圧の論理レベルが変化す
る勾配を増加させることによってセル及び関連する駆動
回路の応答時間を減少させている。

本発明の１実施例においては、第１及び第２のラインが
、夫々、二進ビットを表す第１及び第２゜の相補的入力
信号を受け取る。該入力信号の各々は、夫々、二進「１
」及び二進「０」に対応する第１及び第２の論理レベル
を持っている。該入力信号は、該第１及び第２の入力信
号の相対的論理レベルに従って負荷を介して電流を発生
させる。

該入力信号の相対的論理レベルの間の差異は増幅され且
つ、ライン上の信号の相対的論理レベルに従って、第１
及び第２のラインの特定の１つへ負のフィードバックと
して導入される。該フィードバックは、入力信号により
負荷内に発生される電流の極性と反対の極性であり且つ
入力信号により負荷内に発生される電流の大きさよりも
小さな大きさを持った電流を該負荷内に発生させる。

該負のフィードバックは、該負荷が、第１及び第２入力
信号の相対的論理レベルにおける変化に応答する時間を
最小とさせる上で効果的である。

この様に、本発明の回路を具備する方式の応答周波数を
著しく増加させることが可能である。例えば、負荷を１
つの動作状態から他の動作状態へ駆動する為の時間は、
約４ナノ秒（４ｎｓ）から２ナノ秒（２ｎｓ）未満へ減
少させることが可能である。

上述した実施例は、選択したワードを識別する為に第１
の特定の入力信号が供給され且つ該ワード内のビットを
識別する為に第２の特定の入力信号が供給され且つ前記
選択したワード及び前記選択したビットに共通にセル（
負荷）が選択される場合の方式において使用することが
可能である。

上述した回路は、この様なセルの選択を表す信号を前記
負荷内に発生させる為の時間を最小とする為に設けるこ
とが可能である。

失庶貫 第１図は、本発明の１実施例の簡単化した回路を示して
いる。第１図に示した実施例は、一対の相補的入力ライ
ン１０及び１２を有している。ライン１０及び１２は、
夫々、例えばビットライン（ＢＬ）に対するものの如き
相補的入力信号を受け取る。入力ライン１０及び１２上
の信号の各々は第１及び第２の論理レベルを持っている
。一方の二進レベルは真状態を表し且つ他方の論理レベ
ルは偽状態を表す。該信号は相補的であって、即ちライ
ン１０上の信号が一方の論理レベルを持っており且つ同
時に他方のライン上の信号は他方の論理レベルを持って
いる。その結果、ＢＬ倍信号ライン１０上に発生され且
っＢＬ倍信号ライン１２上に発生される。

ライン１０及び１２は、セル１４の反対の端子へ夫々接
続させることが可能である。セル１４は、メモリ内にお
いて個別的な位置を構成することが可能である。センス
アンプ及び読取及び書込アンプを具備する種々のステー
ジ即ち段を各セルと関連させることが可能であり、且つ
該セルに対しての負荷を画定するものと考えることが可
能である。

読取アンプは、セルから二進情報を読取、且つ書込アン
プは該セルに二進情報を記録する。センスアンプ、読取
アンプ及び書込アンプの構成及び動作は従来公知である
。爾後の説明の為に、センスアンプ及び読取及び書込ア
ンプは、負荷を与えるものとして考えることが可能であ
る。この負荷は。

第１図において概略１５で示してあり、リード１５の一
部がライン１２及び１４の各々の中に設けられている。

ライン１０及び１２は、従来公知の態様で構成すること
の可能なセンスアンプ１６の入力端子へ接続されている
。センスアンプ１６の出力は負のフィードバックを与え
る段１８へ接続されている。

接続は、負のフィードバック１８の出力端子からライン
２０及び２２を介して夫々ライン１０及び１２へなされ
ている。センスアンプ１６及び負のフィードバック１８
の構成は従来公知である。

第２図は、従来技術の方式において時間に関して発生さ
れる電圧波形を示している。第２図において、時間は水
平な軸に沿って示してあり且つ電圧は垂直な軸に沿って
示しである。ライン１０上の電圧は２６で示してあり且
つライン１２上の電圧は２８で示しである。第２図に示
される如く、ライン１０上の電圧２６がライン１２上の
電圧２８を越えると、信号ＢＬが真である。この電圧差
は１例示的には、数百ミリボルト（例えば７００ｍＶ）
のオーダとすることが可能である。

ライン１０及び１２上の信号が従来技術において二進値
「１」から二進値「０」へ変化すると、ライン１０上の
電圧は２６ａで示した如くに減少し且つライン１２上の
電圧は２８ａで示した如くに増加する。セル１４は、交
差点３０に到達した構成る時間になる迄、信号振幅にお
けるこれらの変化には応答しない。この交差点は、信号
振幅における変化が発生を開始した後高々４ナノ秒（４
ｎｓ）で発生することが可能である。その結果、セル１
４は少なくとも４ナノ秒の間ＢＬからＢＬへの信号変化
に対し応答を開始することはない。

又、該セル内の種々のステージにおいて分散されている
容量等によって発生される遅延の為に、セル１４は応答
するのに数ナノ秒を必要とする。その結果、例えばＢＬ
からＢＬへのビット情報における変化に対しての従来技
術の回路の応答時間は比較的遅い。

第１図に示した方式は、例えばＢＬからＢＬへのビット
情報における変化に対しての本方式の応答時間を著しく
短縮すべく動作する。例えば、第３図の左端においてラ
イン１０及び１２上の信号がＢＬの二進値を表す場合、
ライン１０上の電圧は、上述したものと同様の態様で、
第３図におけるライン１２上の電圧を越える。ライン１
０及び１２上の相対的電圧は、負荷１５を介して下方向
へ及びセル１４を介して左への電流の流れを発生させる
。この電流は、例示的には、１ｍＡのオーダの振幅を持
つことが可能である。

ライン１０及び１２上の電圧差が増幅され且つ１６にお
ける如くに反転され、従って該増幅器からの出力電圧は
該電圧の間の負の差を表す。次いで、負のフィードバッ
ク１８が、セル１４を介して右方向へ且つ下方向への電
流を発生させる方向に、この電流をライン１０へ導入す
る。この電流は、信号ＢＬによってセル１４内に発生さ
れる電流と反対の方向である。この反対の電流の振幅は
。

信号ＢＬによってセル１４内に発生される電流の所定の
一部である。例えば、信号ＢＬによってセル１４内に発
生される電流が１ｍＡであると、該セルを介しての反対
方向の電流は０．５ｍＡのオーダであることが可能であ
る。この反対方向電流の結果、ライン１ｏと１２との間
の電圧差は１５０ｍＶ程度の値に減少させることが可能
である。

このことは、ライン１０及び１２上の電圧に対してレベ
ル４０及び４２によって夫々示しである。

ライン１０及び１２上の信号がＢＬの値からＢＬの値へ
変化すると、ライン１０上の電圧が減少し且つライン１
２上の電圧が増加する。このことは、第３図中に４０ａ
及び４２ａで示しである。

ライン１０及び１２上の電圧が交差点４４を過ぎて変化
すると、第１図中の右側へ向かう方向にセル１４を介し
て電流が流れる傾向となる。この電流は、負のフィード
バック１８によって発生される反対電流と同一の方向で
ある。その結果、ライン１０及び１２内の電圧の変化率
は、第２図に２６８及び２８ａで示した如〈従来技術に
おいてこれらのラインにおいて発生される電圧の変化率
よりも初期的には一層大きくなる傾向がある。

理解される如く、交差点４４は、ライン１０及び１２上
の信号の値がＢＬからＢＬへ変化し始める時間から第１
図におけるよりもかなり短い時間で第３図において発生
されている。これは、部分的には、電圧４０と４２との
間の差が比較的小さいことから派生している。それは、
又、部分的には、信号２６ａ及び２６ｂの勾配よりも信
号４０ａ及び４２ｂの勾配が増加されていることから派
生している。その結果、センスアンプ１４は、ＢＬから
ＢＬへの信号変化に対して、従来技術におけるよりも第
１図の方式において一層早く応答を開始する。例えば、
センスアンプ１４は、従来技術の方式においては約４ナ
ノ秒（４ｎｓ）の応答時間であったのと比較して２ナノ
秒（２ｎｓ）未満の期間で応答することが可能である。

第３図に示される如く、信号４０ａ及び４２ａは、それ
らの安定値を越えてオーバーシュートする傾向がある。

これは、センスアンプ１６に導入された信号が該アンプ
内に適切な方向の電流を発生することを確保する傾向と
する。信号４０ａ及び４２ａがそれらの固有の値へ安定
化する期間中。

センスアンプ１６はその電気的慣性に打ち勝つ。

この慣性は、センスアンプ内の種々のステージの動作、
特にこの様なステージにおける分布容量の動作から発生
することがある。その結果、信号４０ａ及び４２ａが略
それらの定常状態値４０ｂ及び４２ｂに到達する時間に
おいて、該センスアンプは丁度交差点４４を越えて発生
された信号４０ａ及び４２ａに応答する。この様に、信
号４０ａ及び４０ｂ内に過渡状態が存在する期間中から
はプツトタイム即ち無駄時間が発生することはない。

第４図は、第１図に示した発明の特定の実施例を示して
いる。第４図に示した本発明の実施例において、一対の
相補的ライン１０及び１２がＢＬ、及びＢＬ、の如き信
号を受け取るべく夫々設けられている。信号ＢＬ１及び
ＢＬ工は、例えば３２ビツト等の任意の所定数のビット
を持つことの可能なワード内の第１ビツトの発生又は発
生の不存在を表している。同様に、ライン１０４がＷ工
の如き信号を受け取るべく設けられている。信号Ｗ□は
、任意の所望数のワードを持つことの可能なデータ処理
方式における第１ワードの発生又は発生の不存在を表す
。

ライン１００及び１０２上の信号が、夫々、Ｎ型とする
ことの可能なトランジスタ１１０及び１０８のソースへ
印加される。トランジスタ１０８及び１１０のドレイン
は電圧源１１２から正の電圧を受け取る。トランジスタ
１０８のゲートも電圧源１１２から正の電圧を受け取る
。

トランジスタ１０８及び１１０のソース上の電圧は、夫
々、Ｎ型とすることの可能なトランジスタ１１４及び１
１６のソースへ印加される。トランジスタ１１４及び１
１６のゲートは、ライン１０４上の電圧を受け取る。ト
ランジスタ１１４及び１１６のドレインは、第１図中の
セル１４に対応してセル１１８の反対の端子へ接続され
ている。

トランジスタ１０８及び１１０のソースから、Ｎ型とす
ることの可能なトランジスタ１２０及び１２２のゲート
へ夫々接続がなされている。トランジスタ１２０及び１
２２のソースは、接地１２６等の基準電位と共通である
。トランジスタ１２２のドレインは、Ｐ型とすることの
可能なトランジスタ１２８及び１３０のゲートと共通接
続しており、且つトランジスタ１２８のソースとも共通
接続している。トランジスタ１２８及び１３０のソース
は、電圧源１１２から正の電圧を受け取る。

トランジスタ１３０のドレインは、トランジスタ１２０
のドレインと、増幅器１３４の入力端子と、又Ｎ型とす
ることの可能なトランジスタ１３６のゲートと共通であ
る。トランジスタ１３６（これもＮ型とすることが可能
である）及びトランジスタ１３８のソースは、接地１２
６の如き基準電位を受け取ることが可能である。トラン
ジスタ１３８のゲートは増幅器１３４の出力端子と共通
である。トランジスタ１３６及び１３８のドレイン上の
電圧は、夫々、トランジスタ１１０及び１０８のソース
へ導入される。

ＢＬ倍信号ライン１００上に発生されてワード内のビッ
ト１の選択を表すと、トランジスタ１０８を介しての電
流はトランジスタ１１０を介しての電流よりも大きくな
る。何故ならば、トランジスタ１０８のソース上の電圧
はトランジスタ１１０のソース上の電圧よりも低いから
である。ライン１０４上に正の信号も現れて複数個のワ
ードにおけるワード１の選択を表すと、第４図中の左方
向にセル１１８を介して電流が流れる。

トランジスタ１２２のゲートへの信号ＢＬの導入の為に
、トランジスタ１２２はトランジスタ１２０よりも一層
導電度が高くなる。この電流の流れにおける差異の為に
、トランジスタ１２２のドレイン上の電圧はトランジス
タ１２０のドレイン上の電圧よりも一層負となる。トラ
ンジスタ１２８及び１３０は、トランジスタ１２２を介
しての電流に依存する電流ミラーとして設定されている
。

該電流ミラーは、トランジスタ１３０をトランジスタ１
２０よりも一層導電性とさせ、従ってトランジスタ１２
０のドレイン上の電圧はトランジスタ１２２のドレイン
上の電圧よりも一層低くなる。

トランジスタ１３０のドレイン上の高電圧は増幅器１３
４内において反転され且つトランジスタ１３８のゲート
へ低電圧として導入される。その結果、トランジスタ１
３８はトランジスタ１３６よりも一層導電性となる。こ
れは、トランジスタ１０８のソース上の電圧を増加させ
る傾向とさせ。

従ってトランジスタ１０８のソース上の電圧はトランジ
スタ１２０のソース上の電圧に近づく。この為に、トラ
ンジスタ１０８及び１１０のソース上の電圧差は最小と
なる。

同様に、ＢＬ工の値に対して、トランジスタ１０８にお
けるよりもトランジスタ１１０において一層大きな電流
があるので、第４図中の右倒へ向かう方向にセル１１８
を介して電流が流れる。信号ＢＬ工も、トランジスタ１
２０を介しての電流をトランジスタ１２２を介しての電
流よりも一層大きくさせ且つトランジスタ１３０を介し
ての電流よりもトランジスタ１２８を介しての電流を一
層大きくさせる。その結果のトランジスタ１３０のドレ
イン上の電圧における増加は、トランジスタ１３６をト
ランジスタ１３８よりも一層導電性とさせる。このこと
は、トランジスタ１１０のソース上の電圧を増加させ、
従ってトランジスタ１１０のソース上の電圧はトランジ
スタ１０８のソース上の電圧に近づく。

トランジスタ１３６及び１３８には、トランジスタ１１
４及び１１６と相対的な特定のパラメータが設けられて
いる。例えば、トランジスタ１３６及び１３８の寸法は
、トランジスタ１１４及び１１６の寸法よりも特定の量
だけ小さくすることが可能である。この様に、トランジ
スタ１３６及び１３８を介しての電流は、ＢＬ□及びＷ
１信号によるセル１１４において発生される電流よりも
特定の量だけ少ない。従って、本発明の負のフィードバ
ックの結果としてトランジスタ１０８及び１１０のソー
ス間に発生される電圧差は任意の所望の値に予め選択す
ることが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はセル及び関連する駆動回路のこの様な関連する
駆動回路へ導入される入力信号に対しての応答時間を最
小とする本発明の１実施例の簡単化した回路図、第２図
は従来技術の方式におけるセル及び関連する駆動回路の
応答時間を示した説明図、第３図は第１図に示した方式
におけるセル及び関連する駆動回路の応答時間を示した
説明図、第４図は個別的なセルに固有のワード及びビッ
トを画定する信号の一致によって個別的なセルを識別す
る為のデータ処理方式において使用される本発明の１実
施例の回路図、である。 （符号の説明） １０．１２，２０，２２：入力ライン １４：セル １５：負荷 １６：センスアンプ １８：ステージ １８：負のフィードバック ３０，４４：交差点 特許出願人　　　　プルツクトリー　コーポレーション 、：；、、＝、、、　、”’１

Claims (1)

1. 【特許請求の範囲】 １、第１ライン及び第２ラインが設けられており、第１
   二進入力信号における第１及び第２論理レベルの夫々の
   発生と同時的に第１及び第２論理レベルを持った第１二
   進入力信号及び第２及び第１論理レベルを持った第２二
   進入力信号を供給する手段が設けられており、前記第１
   及び第２二進入力信号は相補的な関係を基礎にした二進
   ビットに対するコーディングであって、前記第１二進入
   力信号を前記第１ラインへ導入する手段が設けられてお
   り、前記第２二進入力信号を前記第２ラインへ導入する
   手段が設けられており、前記第１及び第２入力信号の論
   理レベルにおける差異を増幅し且つ反転させる手段が設
   けられており、前記増幅器手段からの出力に応答してそ
   の様な出力を前記第１及び第２ラインの単独の１つへフ
   ィードバックさせる手段が設けられており、この様な単
   独のライン上の二進入力信号の論理レベルが該ラインの
   他方のライン上の二進信号の論理レベルと相対的に特定
   の不均衡を持っていることを特徴とする装置。 ２、特許請求の範囲第１項において、前記第１及び第２
   のラインに関連しており、前記単独のライン上の入力信
   号の論理レベルが前記他方のライン上の二進入力信号の
   論理レベルと相対的に前記特定の不均衡を持っている場
   合に、前記第１及び第２のラインの前記他方のラインを
   介して電流を発生させる手段が設けられていることを特
   徴とする装置。 ３、特許請求の範囲第２項において、前記フィードバッ
   ク手段は、前記他方のラインを介して流れる電流の大き
   さよりもより小さな大きさのフィードバック電流を前記
   単独のラインへ供給すべく構成されていることを特徴と
   する装置。 ４、各々が第１及び第２の論理レベルをを持っている第
   １及び第２の相補的入力信号を供給する手段、前記第１
   及び第２の相補的入力信号を受け取るべく夫々接続され
   ている一対のライン、前記第１及び第２のラインへ接続
   されており前記第１及び第２の相補的入力信号に従って
   前記ラインの単独の１つを介して電流を供給する手段、
   前記第１及び第２の相補的入力信号に応答して前記第２
   入力信号の論理レベルと相対的な前記第１入力信号の論
   理レベルの反転を表す信号を発生する手段、及び前記反
   転信号に応答して前記第１及び第２のラインの内で前記
   単独のライン以外の他方のラインへ前記反転信号を導入
   する手段、を有することを特徴とする装置。 ５、特許請求の範囲第４項において、前記反転信号に前
   記ラインの前記単独のライン上の信号よりも一層低い振
   幅を与える特性を前記反転信号に供給する手段を有する
   ことを特徴とする装置。 ６、特許請求の範囲第５項において、前記フィードバッ
   ク手段が、前記第１及び第２の相補的入力信号の論理レ
   ベルの相対的大きさにおける反転と共に、前記他方のラ
   イン内に発生されるものと同一の極性の電流を前記他方
   のラインへ導入すべく構成されていることを特徴とする
   装置。 ７、第１及び第２の相補的入力ラインが設けられており
   、第１及び第２の相補的入力信号を前記第１及び第２の
   ラインへ夫々導入する手段が設けられており、前記入力
   信号は第１及び第２の論理レベルの相対的発生において
   相補的であり且つ二進ビット情報の値を示す上で相補的
   であり、負荷が設けられており、前記第１及び第２のラ
   イン上の信号の相対的論理レベルに応答し前記負荷を介
   して前記二進ビット情報の値を表す電流を発生する手段
   が設けられており、前記第１及び第２のライン内の前記
   入力信号の相対的論理レベルに応答してこの様な相対的
   論理レベルに依存する特性を持ったフィードバック信号
   を供給する手段が設けられており、前記フィードバック
   信号に応答して前記第１及び第２の相補的入力信号の相
   対的論理レベルにおける変化に対する前記負荷の応答時
   間を加速させる手段が設けられていることを特徴とする
   装置。 ８、特許請求の範囲第７項において、前記加速手段が、
   前記第１及び第２の相補的入力ライン上の前記第１及び
   第２の相補的入力信号の相対的論理レベルの変化の勾配
   を増加させることを特徴とする装置。 ９、特許請求の範囲第７項において、前記加速手段は、
   前記第１及び第２の入力信号の相対的論理レベルにおけ
   る変化の前記ラインへの導入に応答して前記第１及び第
   ２の入力ライン上の信号の論理レベルが変化を開始する
   時間を短縮させることを特徴とする装置。 １０、特定のビット情報に対して二進「１」及び二進「
   ０」を夫々表す第１及び第２の論理レベルを持った信号
   を受け取る第１ライン、前記特定のビット情報に対して
   二進「０」及び二進「１」を夫々表す第１及び第２の論
   理レベルを持った信号を受け取る第２ライン、前記第１
   及び第２のライン内の信号の論理レベルに応答し且つ前
   記二進信号の論理レベルを直接的に表す電流を発生する
   為に負荷を与える手段、前記第１及び第２のライン上の
   信号の相対的論理レベルに応答して前記第１及び第２の
   ライン上の信号の相対的論理レベルにおける変化に前記
   負荷手段が応答する時間を最小とする為に前記ラインの
   少なくとも特定の１つに対してフィードバックを供給す
   る手段、を有することを特徴とする装置。 １１、特許請求の範囲第１０項において、前記フィード
   バック手段が前記第１及び第２のライン内の信号の論理
   レベルに応答して前記負荷内に発生される電流の大きさ
   よりも低い大きさのフィードバック電流を供給すること
   を特徴とする装置。 １２、特許請求の範囲第１０項において、前記負荷は前
   記第１及び第２のライン内の信号の論理レベルにおける
   変化に対して特定の応答時間を持っており、前記フィー
   ドバック手段が前記第１及び第２のラインにおける前記
   信号の論理レベルにおける変化に応答して過渡的状態を
   発生し、前記過渡的状態の初期的部分は前記負荷手段が
   前記第１及び第２のライン上の信号の相対的論理レベル
   における変化に応答する時間を最小とするフィードバッ
   クを構成し、前記フィードバック手段における前記過渡
   的状態の全応答時間は前記負荷の前記第１及び第２のラ
   インにおける信号の論理レベルにおける変化に対する応
   答時間よりも少ないことを特徴とする装置。 １３、特定の二進ビットの真及び偽の状態に対する夫々
   のコーディングである論理レベルを持った第１及び第２
   の信号を供給する手段、特定のワードの真及び偽の状態
   に対する夫々のコーディングである論理レベルを持った
   第３及び第４の信号を供給する手段、前記特定のビット
   及び前記特定のワードの一致によって画定されるセル、
   前記セルを介して特定の電流を発生する為に前記特定の
   ワード及び前記特定のビットにおける真の状態に対する
   コーディングである信号の発生における一致に従って前
   記セルを活性化させる手段、前記セルを介しての前記電
   流に応答して負のフィードバック信号を発生する手段、
   前記負のフィードバック信号に応答して前記特定の二進
   ビットの偽の状態に対する第１及び第２の信号における
   コーディングである論理レベルの発生に前記セルが応答
   する時間を減少させる為に前記セルを介しての前記特定
   の電流の流れと反対の方向に前記セルを介して電流を発
   生させる手段、を有することを特徴とする装置。 １４、特許請求の範囲第１３項において、前記負のフィ
   ードバックに応答する手段が、前記第１及び第２の信号
   及び前記第３及び第４の信号によって前記セル内に発生
   されるものよりも大きさが小さく且つ極性が反対の電流
   の流れを前記セルを介して発生させるスイッチング手段
   を具備していることを特徴とする装置。 １５、特許請求の範囲第１３項において、前記負のフィ
   ードバック信号を発生する手段が、前記セルを介しての
   電流に応答してこの電流をこの様な電流を表す電圧へ変
   換させる手段を具備しており、且つ前記最後に挙げた手
   段によって発生される電圧に応答するスイッチング手段
   を具備しており前記第１及び第２の信号及び前記第３及
   び第４の信号により前記セル内に発生されるものよりも
   大きさが小さく且つ極性が反対の電流の流れを前記セル
   内に発生させる手段を有することを特徴とする装置。 １６、第１及び第２の相補的入力ライン、前記第１及び
   第２のラインへ第１及び第２の論理レベルの相対的発生
   において相補的であり且つワードにおける二進ビット情
   報の値を表示する上において相補的である第１及び第２
   の相補的入力信号を夫々導入する手段、第３及び第４の
   相補的ライン、前記第３及び第４のラインへ前記第１及
   び第２の論理レベルの相対的発生において相補的であり
   且つワードの表示において相補的である第３及び第４の
   相補的入力信号を夫々導入させる手段、負荷、前記第１
   及び第３のライン上の信号の第１論理レベルの発生に応
   答して前記負荷を介して電流を発生させる手段、前記第
   １及び第２のライン上の信号の論理レベルに応答してこ
   の様な相対的論理レベルに依存する特性を持ったフィー
   バック信号を発生する手段、前記フィードバック信号に
   応答して前記第１及び第２のライン上の信号の相対的論
   理レベルにおける変化に前記負荷が応答する時間を最小
   とさせる手段、を有することを特徴とする装置。 １７、特許請求の範囲第１６項において、前記フィード
   バック手段が負のフィードバックを与え且つ前記時間最
   小化手段が前記負荷へ前記負荷において発生される電流
   よりも大きさが小さく且つ反対の極性を持った電流を導
   入させることを特徴とする装置。 １８、特許請求の範囲第１７項において、前記時間最小
   化手段は、前記第１及び第２のライン上の信号の相対的
   論理レベルにおける変化に前記負荷が応答する時間を加
   速させるべく動作することを特徴とする装置。 １９、特許請求の範囲第１７項において、前記フィード
   バック手段及び前記時間最小化手段は共同して、前記第
   １及び第２の信号の論理レベルにおける変化に応答して
   、前記第１及び第２のライン内における信号の論理レベ
   ルにおいて前記フィードバック手段及び前記時間最小化
   手段が設けられなかった場合に発生されるものよりも一
   層高速で且つ強い変化を発生させることを特徴とする装
   置。