JPS63115227A - 画面表示アドレス変換装置 - Google Patents
画面表示アドレス変換装置Info
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- JPS63115227A JPS63115227A JP61261138A JP26113886A JPS63115227A JP S63115227 A JPS63115227 A JP S63115227A JP 61261138 A JP61261138 A JP 61261138A JP 26113886 A JP26113886 A JP 26113886A JP S63115227 A JPS63115227 A JP S63115227A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
Landscapes
- Digital Computer Display Output (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はビットマツプディスプレイ上の表示データのフ
レームメモリのアドレスを生成する表示アドレス変換装
置に関する。
レームメモリのアドレスを生成する表示アドレス変換装
置に関する。
（従来の技術）
本発明が対象にしているビットマツプディスプレイは情
報処理装置内で、第２図に示すような形でシステムパス
１０２により本体プロセッサ１００゜主メモリ１０１な
どと結合されていて、フレームメモリ１０３の内容を更
新することにより、ディスプレイ１０４の表示内容を更
新する。フレームメモ１７１０３は６るアドレス（フレ
ームペースアドレスと呼ぶ）から連続したメモリ空間を
与えられていて、本体プロセッサ１００が該当アドレス
の内容を更新するととｋよシ表示データも更新する。
報処理装置内で、第２図に示すような形でシステムパス
１０２により本体プロセッサ１００゜主メモリ１０１な
どと結合されていて、フレームメモリ１０３の内容を更
新することにより、ディスプレイ１０４の表示内容を更
新する。フレームメモ１７１０３は６るアドレス（フレ
ームペースアドレスと呼ぶ）から連続したメモリ空間を
与えられていて、本体プロセッサ１００が該当アドレス
の内容を更新するととｋよシ表示データも更新する。
ヒのようなビットマツプディスプレイの代表的な応用と
して、矩形領域で定義された複数のウィンドウをディス
プレイ上に表示する、多重クイ／ドウシステムがある０
個々のウィンドウにはプログラムが対応していて、この
プログラムからは、対応するウィンドウをディスプレイ
として使用する。別の言葉でいうならば、ウィンドウは
対応するプログラムの仮想ディスプレイとしての役割を
果たし、対応する仮想ディスプレイが実ディスプレイ座
標系のどこに位置するかということと独立にプログラム
を動作させる必要がある。したがって、プログラムから
ウィンドウ内の表示内容を更新しようとする場合には、
ウィンドウ内の座標系で定義された２次元アドレス情報
（２次元論理アドレス情報）を、実際のフレームメモリ
上のアドレス情報（物理アドレス情報）に変換する機構
が必要となる。
して、矩形領域で定義された複数のウィンドウをディス
プレイ上に表示する、多重クイ／ドウシステムがある０
個々のウィンドウにはプログラムが対応していて、この
プログラムからは、対応するウィンドウをディスプレイ
として使用する。別の言葉でいうならば、ウィンドウは
対応するプログラムの仮想ディスプレイとしての役割を
果たし、対応する仮想ディスプレイが実ディスプレイ座
標系のどこに位置するかということと独立にプログラム
を動作させる必要がある。したがって、プログラムから
ウィンドウ内の表示内容を更新しようとする場合には、
ウィンドウ内の座標系で定義された２次元アドレス情報
（２次元論理アドレス情報）を、実際のフレームメモリ
上のアドレス情報（物理アドレス情報）に変換する機構
が必要となる。
従来は、プログラムが参照する２次元論理アドレスをフ
レームメモリのアドレスに変換する操作をプログラムが
行ない直接フレームメモリの１次元アドレスで参照する
第１の方式と、ディスプレイ上のＸ座標値とＹ座標値と
を個別に転送し、フレームメモリの制御部でフレームメ
モリアドレスを生成する第２の方式とがある。
レームメモリのアドレスに変換する操作をプログラムが
行ない直接フレームメモリの１次元アドレスで参照する
第１の方式と、ディスプレイ上のＸ座標値とＹ座標値と
を個別に転送し、フレームメモリの制御部でフレームメ
モリアドレスを生成する第２の方式とがある。
（発明が解決しようとする問題点）
第１の方式では、アドレス生成処理をすべてプログラム
で行なうから、プログラムが複雑になると共に表示速度
が低下すると−う欠点があった。
で行なうから、プログラムが複雑になると共に表示速度
が低下すると−う欠点があった。
第２の方式では、プログラムからは２次元アドレスで参
照できるが、２次元論理アドレスを２次元物理アドレス
に変換する処理をプログラムで行なう必要があシ、やは
シ表示速度が低下するという欠点があった。
照できるが、２次元論理アドレスを２次元物理アドレス
に変換する処理をプログラムで行なう必要があシ、やは
シ表示速度が低下するという欠点があった。
そこで、本発明の目的は、仮想画面上の２次元アドレス
（２次元論理アドレス）を１回で転送することを可能に
し、論理アドレスを用いて参照されたアドレス情報を実
際のフレームメモリ上のアドレス情報に変換する機構を
持つことＫよシ、アドレス計算の処理を減らして、表示
速度を向上させる画面表示アドレス変換装置を提供する
ことである。
（２次元論理アドレス）を１回で転送することを可能に
し、論理アドレスを用いて参照されたアドレス情報を実
際のフレームメモリ上のアドレス情報に変換する機構を
持つことＫよシ、アドレス計算の処理を減らして、表示
速度を向上させる画面表示アドレス変換装置を提供する
ことである。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する画面表
示アドレス変換装置は、プログラムが参照する仮想ディ
スプレイの論理アドレスを格納しておく論理アドレスレ
ジスタと、ビットマツプディスプレイ上の物理アドレス
を格納しておく物理アドレスレジスタと、ビットマツプ
ディスプレイ上における前記仮想ディスプレイの位置情
報を格納しておく変換レジスタと、 る。
示アドレス変換装置は、プログラムが参照する仮想ディ
スプレイの論理アドレスを格納しておく論理アドレスレ
ジスタと、ビットマツプディスプレイ上の物理アドレス
を格納しておく物理アドレスレジスタと、ビットマツプ
ディスプレイ上における前記仮想ディスプレイの位置情
報を格納しておく変換レジスタと、 る。
（作 用）
該当する仮想ディスプレイの原点（左上の隅）のディス
プレイ上の座標系における値（Ｘ、 Ｙ）ｔ−ＪｉＫ点
アドアドレスレジスタ３換レジスタ）Ｋ書き込む。プロ
グラムは２次元論理アドレス情報を第３図に示した形式
で作成し、対応するアドレスで参照できるビクセルへの
画面表示データを別に用意して、フレームメモリ１０３
に対する書き込み要求を発生させる０２次元論理アドレ
ス情報は論理アドレスレジスタｌに保持され、その出力
情報から次に示す計算式を用いて、物理アドレス情報を
求め、結果を２次元物理アドレスレジスタ２に格納する
。
プレイ上の座標系における値（Ｘ、 Ｙ）ｔ−ＪｉＫ点
アドアドレスレジスタ３換レジスタ）Ｋ書き込む。プロ
グラムは２次元論理アドレス情報を第３図に示した形式
で作成し、対応するアドレスで参照できるビクセルへの
画面表示データを別に用意して、フレームメモリ１０３
に対する書き込み要求を発生させる０２次元論理アドレ
ス情報は論理アドレスレジスタｌに保持され、その出力
情報から次に示す計算式を用いて、物理アドレス情報を
求め、結果を２次元物理アドレスレジスタ２に格納する
。
（７ｖ−Ａメモリの物理アドレス）
＝ （Ｘ座標値＋原点のＸ座標値）
＋ （Ｙ座標値＋原点のＹ座標値−１）＊（ディスプレ
イの横幅の大きさ） 物理アドレスレジスタ２の出力値をフレームメモリ１０
３の実アドレスとして、フレームメモリの参照を行なう
ことにより、該当ビクセルの画面情報を更新する。
イの横幅の大きさ） 物理アドレスレジスタ２の出力値をフレームメモリ１０
３の実アドレスとして、フレームメモリの参照を行なう
ことにより、該当ビクセルの画面情報を更新する。
（実施例）
第１図は本発明の一実施例を示すブ四ツク図である。以
下、本実施例に従って本発明の詳細な説明する。ピット
マツプディスプレイでは、表示単位となるビクセルが何
ビットで構成されるかにより、フレームメモリに対する
参照単位と表示データ（ビクセル）の参照単位が異なる
。本実施例では簡単のため、大きさが幅１０２４高さ１
０２４の白黒ディスプレイであるとする。こうすると、
１ビクセルを表現するのｌ１ｃ１ビツトで十分となる。
下、本実施例に従って本発明の詳細な説明する。ピット
マツプディスプレイでは、表示単位となるビクセルが何
ビットで構成されるかにより、フレームメモリに対する
参照単位と表示データ（ビクセル）の参照単位が異なる
。本実施例では簡単のため、大きさが幅１０２４高さ１
０２４の白黒ディスプレイであるとする。こうすると、
１ビクセルを表現するのｌ１ｃ１ビツトで十分となる。
該当する仮想ディスプレイの原点（左上の隅）のディス
プレイ上の座標系における値（Ｘ、 Ｙ）を原点アドレ
スレジスタ３に書き込むことによ）該当する仮想ディス
プレイの位置を登録する０この時、Ｙ座標の値としては
、実際の原点のＸ座標値よシも、１だけ小さい値を設足
しておけばよい０プログラムは２次元論理アドレス情報
を第３図に示した形式で作成し、対応するアドレスで参
照できるピクセルへの画面表示データを別置用意して、
フレームメモリに対する書き込み要求を発生する。その
結果、２次元論理アドレス情報は２次元論理アドレスレ
ジスタ１に保持される。２次元論理アドレスレジスタは
第３図に示した形式をしていて、下位１０ビツトがＸ座
標値を示し、次の１０ビツトがＸ座標値を示している。
プレイ上の座標系における値（Ｘ、 Ｙ）を原点アドレ
スレジスタ３に書き込むことによ）該当する仮想ディス
プレイの位置を登録する０この時、Ｙ座標の値としては
、実際の原点のＸ座標値よシも、１だけ小さい値を設足
しておけばよい０プログラムは２次元論理アドレス情報
を第３図に示した形式で作成し、対応するアドレスで参
照できるピクセルへの画面表示データを別置用意して、
フレームメモリに対する書き込み要求を発生する。その
結果、２次元論理アドレス情報は２次元論理アドレスレ
ジスタ１に保持される。２次元論理アドレスレジスタは
第３図に示した形式をしていて、下位１０ビツトがＸ座
標値を示し、次の１０ビツトがＸ座標値を示している。
原点アドレスレジスタ３も同様の形式を持つが、下位１
０ビツトは該当する仮想ディスプレイの原点のＸ座標値
、次の１０ビツトは同じく原点のＸ座標値から１だけ減
じた値を示している。２つのレジスタ１と３との出力を
加算回路４と５の入力とする。加算回路４はＸ座標値に
関する情報を加算し、加算回路５はＸ座標値に関する情
報を加算して１次元物理アドレス情報を生成し、結果を
物理アドレスレジスタ２に格納する。ここで、Ｘ座標値
を１次元アドレスに変換する際に必要になる乗算は、実
際には物理アドレスレジスタへのビット位置を調整する
だけでよりので、行なう必要がない。本アドレスレジス
タ２の出力値をフレームメモリ１０３の実アドレスとし
て、フレームメモリの参照を行なうことにより、該当画
面情報を更新する０本実施例では、１ビクセルは１ビツ
トからなるとしていたが、１ピクセルが複数ビットから
なる場合にもアドレスレジスタのビット位置の解釈を変
更するととＫより、拡張することは容易である。
０ビツトは該当する仮想ディスプレイの原点のＸ座標値
、次の１０ビツトは同じく原点のＸ座標値から１だけ減
じた値を示している。２つのレジスタ１と３との出力を
加算回路４と５の入力とする。加算回路４はＸ座標値に
関する情報を加算し、加算回路５はＸ座標値に関する情
報を加算して１次元物理アドレス情報を生成し、結果を
物理アドレスレジスタ２に格納する。ここで、Ｘ座標値
を１次元アドレスに変換する際に必要になる乗算は、実
際には物理アドレスレジスタへのビット位置を調整する
だけでよりので、行なう必要がない。本アドレスレジス
タ２の出力値をフレームメモリ１０３の実アドレスとし
て、フレームメモリの参照を行なうことにより、該当画
面情報を更新する０本実施例では、１ビクセルは１ビツ
トからなるとしていたが、１ピクセルが複数ビットから
なる場合にもアドレスレジスタのビット位置の解釈を変
更するととＫより、拡張することは容易である。
（発明の効果）
以上述べたように、本発明によれば、ディスプレイ上の
２次元アドレス情報の変換処理を高速に行なうことがで
きるので、表示速度を向上させることができる。
２次元アドレス情報の変換処理を高速に行なうことがで
きるので、表示速度を向上させることができる。
第１図は本発明の一実施例を示すブμツク図、第２図は
情報処理装置内での本発明の位置の例を示すブロック図
、第３図は第１図実施例で用いたアドレス情報の形式を
示す図である。 図において、１は論理アドレスレジスタ、２は物理アド
レスレジスタ、３は原点アドレスレジスタ、４，５は加
算回路、１００は本体プロセッサ、１０１は主メモリ、
１０２はシステムパス、１０３はフレームメモリ、１０
４はディスプレイをそれぞれ示す。 代理人 弁理士 本 庄 伸 介 第１図
情報処理装置内での本発明の位置の例を示すブロック図
、第３図は第１図実施例で用いたアドレス情報の形式を
示す図である。 図において、１は論理アドレスレジスタ、２は物理アド
レスレジスタ、３は原点アドレスレジスタ、４，５は加
算回路、１００は本体プロセッサ、１０１は主メモリ、
１０２はシステムパス、１０３はフレームメモリ、１０
４はディスプレイをそれぞれ示す。 代理人 弁理士 本 庄 伸 介 第１図
Claims (1)
- プログラムが参照する仮想ディスプレイの論理アドレス
を格納しておく論理アドレスレジスタと、ビットマップ
ディスプレイ上の物理アドレスを格納しておく物理アド
レスレジスタと、ビットマップディスプレイ上における
前記仮想ディスプレイの位置情報を格納しておく変換レ
ジスタと、前記論理アドレス及び前記位置情報の算術計
算により前記論理アドレスを前記物理アドレスに変換す
る回路とからなる画面表示アドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261138A JPS63115227A (ja) | 1986-10-31 | 1986-10-31 | 画面表示アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261138A JPS63115227A (ja) | 1986-10-31 | 1986-10-31 | 画面表示アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115227A true JPS63115227A (ja) | 1988-05-19 |
Family
ID=17357618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261138A Pending JPS63115227A (ja) | 1986-10-31 | 1986-10-31 | 画面表示アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63115227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212523A (ja) * | 1988-04-20 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・デイスプレイ・システム |
-
1986
- 1986-10-31 JP JP61261138A patent/JPS63115227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212523A (ja) * | 1988-04-20 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・デイスプレイ・システム |
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