JPS63119316A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS63119316A JPS63119316A JP61265370A JP26537086A JPS63119316A JP S63119316 A JPS63119316 A JP S63119316A JP 61265370 A JP61265370 A JP 61265370A JP 26537086 A JP26537086 A JP 26537086A JP S63119316 A JPS63119316 A JP S63119316A
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- JP
- Japan
- Prior art keywords
- transistors
- flip
- flop
- source
- shallow
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＯＳ型のフリップフロップを構成するトランジスタの
ソース、ドレイン領域形成にイオン注入法を使うときシ
ャドウ効果によるアンバランスが発生するが、これを解
消できる回路。
ソース、ドレイン領域形成にイオン注入法を使うときシ
ャドウ効果によるアンバランスが発生するが、これを解
消できる回路。
本発明は、ＭＯＳ）ランジスタで構成されるフリップフ
ロップ回路に関する。
ロップ回路に関する。
半導体記憶装置のセンスアンプなどに用いられるフリッ
プフロップは第４図に示す構成を有する。
プフロップは第４図に示す構成を有する。
Ｑ１〜Ｑ３はＭＯＳトランジスタで、Ｑ１、Ｑ２がフリ
ップフロップを構成し、Ｑ３はフリップフロップをアク
ティブ／インアクティブにする。ノードＮ１、Ｎ２でＮ
ＩがＨ（ハイ）レベル、Ｎ２がＬ（ロー）レベルである
と、Ｑ２オン、Ｑ＋オフになり、Ｑ３がオンであるとＮ
２はグランドへプルダウンされて益々Ｌレベルになり（
グランドレベルになり）、ＮＩはそのま−のＨレベルを
保ち、こうして増幅が行なわれる。
ップフロップを構成し、Ｑ３はフリップフロップをアク
ティブ／インアクティブにする。ノードＮ１、Ｎ２でＮ
ＩがＨ（ハイ）レベル、Ｎ２がＬ（ロー）レベルである
と、Ｑ２オン、Ｑ＋オフになり、Ｑ３がオンであるとＮ
２はグランドへプルダウンされて益々Ｌレベルになり（
グランドレベルになり）、ＮＩはそのま−のＨレベルを
保ち、こうして増幅が行なわれる。
トランジスタがＭＯＳ型であると、そのソース、ドレイ
ン領域はゲート電極をマスクとしたイオン注入で行なわ
れるのが普通である。こ〜で問題なのはイオンビームの
方向で、これは必らずしも垂直ではなく、第５図（ａ）
に示すように最大で７°程度の傾斜角を有する。斜角θ
の大きさは当該トランジスタのウェハ上の位置、イオン
注入装置のステージ上の当該ウェハの位置、イオン注入
装置の構造などにより変るが、θがＯではないある角度
を持つことは避けられない。イオンビームが角θを持ち
、これでゲートＧをマスクとしたセルファライン型のソ
ース、ドレイン領域Ｓ、Ｄ形成を行なうと第５図（ａ）
から明らかなように、一方、本例ではＳ側ではＡの部分
にイオンが入らず、他方本例ではＤ側では部分Ｂにもイ
オンが入り （シャドウ効果）、こうして一方では深い
（Ｇ直下の部分へ深く食い込む）、他方では浅い（Ｇ直
下の部分の手前でとまる）ＳＤ領域形成が行なわれるこ
とになる。イオン注入後は熱処理による活性化が行なわ
れ、このとき注入されたイオンは周囲へ拡がるが、最初
の注入状態がずれているので活性化後もずれていること
に相違はない。
ン領域はゲート電極をマスクとしたイオン注入で行なわ
れるのが普通である。こ〜で問題なのはイオンビームの
方向で、これは必らずしも垂直ではなく、第５図（ａ）
に示すように最大で７°程度の傾斜角を有する。斜角θ
の大きさは当該トランジスタのウェハ上の位置、イオン
注入装置のステージ上の当該ウェハの位置、イオン注入
装置の構造などにより変るが、θがＯではないある角度
を持つことは避けられない。イオンビームが角θを持ち
、これでゲートＧをマスクとしたセルファライン型のソ
ース、ドレイン領域Ｓ、Ｄ形成を行なうと第５図（ａ）
から明らかなように、一方、本例ではＳ側ではＡの部分
にイオンが入らず、他方本例ではＤ側では部分Ｂにもイ
オンが入り （シャドウ効果）、こうして一方では深い
（Ｇ直下の部分へ深く食い込む）、他方では浅い（Ｇ直
下の部分の手前でとまる）ＳＤ領域形成が行なわれるこ
とになる。イオン注入後は熱処理による活性化が行なわ
れ、このとき注入されたイオンは周囲へ拡がるが、最初
の注入状態がずれているので活性化後もずれていること
に相違はない。
このようにＳ、Ｄ領域がゲートＧに対してずれていると
、トランジスタの実効チャネル長、β、および閾値電圧
が、ずれのないものとは異なることになり、か＼るトラ
ンジスタの２個でフリップフロップを構成すると、アン
バランスな動作が行なわれる。このずれに影響は、集積
度を上げるべくチャネル長を短くすると、著しくなる。
、トランジスタの実効チャネル長、β、および閾値電圧
が、ずれのないものとは異なることになり、か＼るトラ
ンジスタの２個でフリップフロップを構成すると、アン
バランスな動作が行なわれる。このずれに影響は、集積
度を上げるべくチャネル長を短くすると、著しくなる。
フリップフロップを構成するトランジスタＱ ｌ。
Ｑ２はスペースの都合によっては第５図（ｅ）に示すよ
うに一方は縦に、他方は横に配置することもある。この
場合、イオンは右側から入るとすると、縦配置のもので
はＤ側が深く、Ｓ側が浅くなり、横配置のものではＳ、
Ｄとも同じである。この結果トランジスタＱ＋、Ｑ２で
は特性が不揃いになる。またＱ１、Ｑ２とも縦配置にし
たとしても、Ｓ、Ｄを入れ換えると、一方はＤ側が深く
てＳ側が浅くまた他方ではＤ側が浅くてＳ側が深くなり
、やはり特性は異なったものになる。横配置のものは、
本例ではＳ、Ｄとも同じとしているが実際にはこのよう
なことは有り得ず、必らず０でない角θがある。
うに一方は縦に、他方は横に配置することもある。この
場合、イオンは右側から入るとすると、縦配置のもので
はＤ側が深く、Ｓ側が浅くなり、横配置のものではＳ、
Ｄとも同じである。この結果トランジスタＱ＋、Ｑ２で
は特性が不揃いになる。またＱ１、Ｑ２とも縦配置にし
たとしても、Ｓ、Ｄを入れ換えると、一方はＤ側が深く
てＳ側が浅くまた他方ではＤ側が浅くてＳ側が深くなり
、やはり特性は異なったものになる。横配置のものは、
本例ではＳ、Ｄとも同じとしているが実際にはこのよう
なことは有り得ず、必らず０でない角θがある。
イオンビームが角θを持つことによる上記の問題は、Ｌ
ＤＤ型のトランジスタで特に著しい。この型のトランジ
スタは第５図（Ｃ）に示す形状のソース、ドレイン領域
Ｓ、Ｄを持ち、ホットエレクトロンによる悪影響を受け
にくいとされている。この型のトランジスタは第５図（
ａ）の状態でゲート電極Ｇをマスクに浅いイオン注入を
行なって第５図（ｂ）に示す浅いＳ、Ｄを作り、次に全
面に２酸化シリコンを成長させ、これを異方性エツチン
グしてゲート電極Ｇの端面にマスクＭを作る。この状態
で深いイオン打込みを行なうと第５図（８１のソース、
ドレインが形成される。このＬＤＤ構造では第５図□□
□）の浅いＳ、Ｄがゲートに対してずれているとチャネ
ル断線をも起しかねない。
ＤＤ型のトランジスタで特に著しい。この型のトランジ
スタは第５図（Ｃ）に示す形状のソース、ドレイン領域
Ｓ、Ｄを持ち、ホットエレクトロンによる悪影響を受け
にくいとされている。この型のトランジスタは第５図（
ａ）の状態でゲート電極Ｇをマスクに浅いイオン注入を
行なって第５図（ｂ）に示す浅いＳ、Ｄを作り、次に全
面に２酸化シリコンを成長させ、これを異方性エツチン
グしてゲート電極Ｇの端面にマスクＭを作る。この状態
で深いイオン打込みを行なうと第５図（８１のソース、
ドレインが形成される。このＬＤＤ構造では第５図□□
□）の浅いＳ、Ｄがゲートに対してずれているとチャネ
ル断線をも起しかねない。
イオンビームの入射角が斜角θを持つことによる上記不
具合はイオン注入装置の構造を変えて取除くことも１つ
の方法ではあるが、構造上困難なものであり本発明はこ
れを回路的に改善しようとするものである。
具合はイオン注入装置の構造を変えて取除くことも１つ
の方法ではあるが、構造上困難なものであり本発明はこ
れを回路的に改善しようとするものである。
本発明は、２個のＭＯＳトランジスタ（Ｑｌ。
Ｑ ２ ）をクロス接続してなるフリップフロップを有
する半導体回路において、該トランジスタの各々（Ｑ１
、Ｑ２）を並列接続された２個のトランジスタ（Ｑｌと
Ｑ４．Ｑ２とＱ３）で構成し、その並列接続された２個
のトランジスタはゲート電極が互いに平行に延び、隣接
するソース、ドレイン領域は共に同じソース又はドレイ
ン領域としたことを特徴とするものである。
する半導体回路において、該トランジスタの各々（Ｑ１
、Ｑ２）を並列接続された２個のトランジスタ（Ｑｌと
Ｑ４．Ｑ２とＱ３）で構成し、その並列接続された２個
のトランジスタはゲート電極が互いに平行に延び、隣接
するソース、ドレイン領域は共に同じソース又はドレイ
ン領域としたことを特徴とするものである。
この回路によれば、イオンビームが斜角を持つことによ
るソース、ドレインのずれの問題を回路的に解決し、対
称的な動作を行なうフリップフロップを提供することが
できる。
るソース、ドレインのずれの問題を回路的に解決し、対
称的な動作を行なうフリップフロップを提供することが
できる。
〔実施例〕
第１図は本発明を通用したフリップフロップ（センスア
ンプ）の回路を示し、第２図および第３図はその１脚分
の断面図および平面図を示す。図示のように本発明では
一対のトランジスタＱ１とＱ１、Ｑ２とＱ５を第４図の
Ｑ１、Ｑ２とする。
ンプ）の回路を示し、第２図および第３図はその１脚分
の断面図および平面図を示す。図示のように本発明では
一対のトランジスタＱ１とＱ１、Ｑ２とＱ５を第４図の
Ｑ１、Ｑ２とする。
各対のトランジスタ例えばＱｌとＱｌは第２図、第３図
に示すように並べて配置し、隣接するソースドレインは
同じ、本例では共にドレインＤとして一体化し、他方の
ソースＳは配線１３により接続し、ゲートＧも配線１２
により接続し、両トランジスタＱ＋、Ｑａを並列にする
。
に示すように並べて配置し、隣接するソースドレインは
同じ、本例では共にドレインＤとして一体化し、他方の
ソースＳは配線１３により接続し、ゲートＧも配線１２
により接続し、両トランジスタＱ＋、Ｑａを並列にする
。
このようにすれば、例えば右斜め上からイオンビームが
入射したとするとＱｌのドレインは深く、Ｑｌのドレイ
ンは浅く、またＱｌのソースは浅く、Ｑｌのソースは深
く形成され、これらは並列になっているから全体として
は平均的な深さになり、等測的にはθ＝０と同様になる
。トランジスタは第４図の０１とＱ２の計２個が、第１
図ではＱｌとＱ１、Ｑ２とＱ５の計４個になるが、チャ
ネル幅は同じでよいとすれば第１図のＱｌとＱ１、Ｑ２
とＱ５は第４図のＱ１、Ｑ２の半分でよいから、それ故
スペースの増大にはならない。
入射したとするとＱｌのドレインは深く、Ｑｌのドレイ
ンは浅く、またＱｌのソースは浅く、Ｑｌのソースは深
く形成され、これらは並列になっているから全体として
は平均的な深さになり、等測的にはθ＝０と同様になる
。トランジスタは第４図の０１とＱ２の計２個が、第１
図ではＱｌとＱ１、Ｑ２とＱ５の計４個になるが、チャ
ネル幅は同じでよいとすれば第１図のＱｌとＱ１、Ｑ２
とＱ５は第４図のＱ１、Ｑ２の半分でよいから、それ故
スペースの増大にはならない。
以上説明したように本発明によればイオンビームが斜角
を持つことによるソース、ドレインのずれの問題を回路
的に解決し、対称的な動作を行なうフリップフロップを
提供することができる。
を持つことによるソース、ドレインのずれの問題を回路
的に解決し、対称的な動作を行なうフリップフロップを
提供することができる。
第１図は本発明のフリップフロップの回路図、第２図お
よび第３図は第１図の一部の概略断面図および平面図、 第４図は従来のフリップフロップの回路図、第５図はイ
オンビームの斜角θとその影響及びＬＤＤ型トランジス
タの説明図である。 第１図〜第３図でＱ１、Ｑ２．Ｑｔ、Ｑ５はフリップフ
ロップを構成するトランジスタ、Ｓはソース領域、Ｄは
ドレイン領域、Ｇはゲート電極である。 出順人 富士通株式会社 代理人弁理士 青 柳 稔ＩＮ２ 第′、！Ｉ図
よび第３図は第１図の一部の概略断面図および平面図、 第４図は従来のフリップフロップの回路図、第５図はイ
オンビームの斜角θとその影響及びＬＤＤ型トランジス
タの説明図である。 第１図〜第３図でＱ１、Ｑ２．Ｑｔ、Ｑ５はフリップフ
ロップを構成するトランジスタ、Ｓはソース領域、Ｄは
ドレイン領域、Ｇはゲート電極である。 出順人 富士通株式会社 代理人弁理士 青 柳 稔ＩＮ２ 第′、！Ｉ図
Claims (1)
- 【特許請求の範囲】 ２個のＭＯＳトランジスタ（Ｑ＿１、Ｑ＿２）がクロス
接続され、 該トランジスタの各々（Ｑ＿１、Ｑ＿２）にトランジス
タ（Ｑ＿４、Ｑ＿３）が並列接続され、構成し、その並
列接続された２個のトランジスタはゲート電極が互いに
平行に延び、隣接するソース、ドレイン領域は共に同じ
ソース又はドレイン領域としたことを特徴とするフリッ
プフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265370A JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265370A JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63119316A true JPS63119316A (ja) | 1988-05-24 |
| JPH0810818B2 JPH0810818B2 (ja) | 1996-01-31 |
Family
ID=17416236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265370A Expired - Fee Related JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810818B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177062A (ja) * | 1989-12-05 | 1991-08-01 | Mitsubishi Electric Corp | 差動形電流源回路 |
| EP0852401A3 (en) * | 1997-01-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143721A (en) * | 1980-04-10 | 1981-11-09 | Mitsubishi Electric Corp | Flip-flop circuit |
| JPS6043693A (ja) * | 1983-08-19 | 1985-03-08 | 日本電気株式会社 | 表示板駆動方式 |
| JPS60163456A (ja) * | 1984-02-03 | 1985-08-26 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1986
- 1986-11-07 JP JP61265370A patent/JPH0810818B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143721A (en) * | 1980-04-10 | 1981-11-09 | Mitsubishi Electric Corp | Flip-flop circuit |
| JPS6043693A (ja) * | 1983-08-19 | 1985-03-08 | 日本電気株式会社 | 表示板駆動方式 |
| JPS60163456A (ja) * | 1984-02-03 | 1985-08-26 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177062A (ja) * | 1989-12-05 | 1991-08-01 | Mitsubishi Electric Corp | 差動形電流源回路 |
| EP0852401A3 (en) * | 1997-01-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810818B2 (ja) | 1996-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |