JPH0810818B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH0810818B2 JPH0810818B2 JP61265370A JP26537086A JPH0810818B2 JP H0810818 B2 JPH0810818 B2 JP H0810818B2 JP 61265370 A JP61265370 A JP 61265370A JP 26537086 A JP26537086 A JP 26537086A JP H0810818 B2 JPH0810818 B2 JP H0810818B2
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- JP
- Japan
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- flip
- mos transistor
- transistor
- parallel
- flop
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 MOS型のフリップフロップを構成するトランジスタの
ソース、ドレイン領域形成にイオン注入法を使うときシ
ャドウ効果によるアンバランスが発生するが、これを解
消できる回路。
ソース、ドレイン領域形成にイオン注入法を使うときシ
ャドウ効果によるアンバランスが発生するが、これを解
消できる回路。
本発明は、MOSトランジスタで構成されるフリップフ
ロップ回路に関する。
ロップ回路に関する。
半導体記憶装置のセンスアンプなどに用いられるフリ
ップフロップは第４図に示す構成を有する。Q1〜Q3はMO
Sトランジスタで、Q1,Q2がフリップフロップを構成し、
Q3はフリップフロップをアクティブ／インアクティブに
する。ノードN1,N2でN1がＨ（ハイ）レベル、N2がＬ
（ロー）レベルであると、Q2オン、Q1オフになり、Q3が
オンであるとN2はグランドへプルダウンされて益々Ｌレ
ベルになり（グランドレベルになり）、N1はそのまゝの
Ｈレベルを保ち、こうして増幅が行なわれる。
ップフロップは第４図に示す構成を有する。Q1〜Q3はMO
Sトランジスタで、Q1,Q2がフリップフロップを構成し、
Q3はフリップフロップをアクティブ／インアクティブに
する。ノードN1,N2でN1がＨ（ハイ）レベル、N2がＬ
（ロー）レベルであると、Q2オン、Q1オフになり、Q3が
オンであるとN2はグランドへプルダウンされて益々Ｌレ
ベルになり（グランドレベルになり）、N1はそのまゝの
Ｈレベルを保ち、こうして増幅が行なわれる。
トランジスタがMOS型であると、そのソース、ドレイ
ン領域はゲート電極をマスクとしたイオン注入で行なわ
れるのが普通である。こゝで問題なのはイオンビームの
方向で、これは必らずしも垂直ではなく、第５図（ａ）
に示すように最大で７゜程度の傾斜角を有する。斜角θ
の大きさは当該トランジスタのウエハ上の位置、イオン
注入装置のステージ上の当該ウエハの位置、イオン注入
装置の構造などにより変るが、θが０ではないある角度
を持つことは避けられない。イオンビームが角θを持
ち、これでゲートＧをマスクとしたセルフアライン型の
ソース、ドレイン領域S,D形成を行なうと第５図（ａ）
から明らかなように、一方、本例ではＳ側ではＡの部分
にイオンが入らず、他方本例ではＤ側では部分Ｂにもイ
オンが入り（シャドウ効果）、こうして一方では深い
（Ｇ直下の部分へ深く食い込む）、他方では浅い（Ｇ直
下の部分の手前でとまる）SD領域形成が行なわれること
になる。イオン注入後は熱処理による活性化が行なわ
れ、このとき注入されたイオンは周囲へ拡がるが、最初
の注入状態がずれているので活性化後もずれていること
に相違はない。
ン領域はゲート電極をマスクとしたイオン注入で行なわ
れるのが普通である。こゝで問題なのはイオンビームの
方向で、これは必らずしも垂直ではなく、第５図（ａ）
に示すように最大で７゜程度の傾斜角を有する。斜角θ
の大きさは当該トランジスタのウエハ上の位置、イオン
注入装置のステージ上の当該ウエハの位置、イオン注入
装置の構造などにより変るが、θが０ではないある角度
を持つことは避けられない。イオンビームが角θを持
ち、これでゲートＧをマスクとしたセルフアライン型の
ソース、ドレイン領域S,D形成を行なうと第５図（ａ）
から明らかなように、一方、本例ではＳ側ではＡの部分
にイオンが入らず、他方本例ではＤ側では部分Ｂにもイ
オンが入り（シャドウ効果）、こうして一方では深い
（Ｇ直下の部分へ深く食い込む）、他方では浅い（Ｇ直
下の部分の手前でとまる）SD領域形成が行なわれること
になる。イオン注入後は熱処理による活性化が行なわ
れ、このとき注入されたイオンは周囲へ拡がるが、最初
の注入状態がずれているので活性化後もずれていること
に相違はない。
このようにS,D領域がゲートＧに対してずれている
と、トランジスタの実効チャネル長、β、および閾値電
圧が、ずれのないものとは異なることになり、かゝるト
ランジスタの２個でフリップフロップを構成すると、ア
ンバランスな動作が行なわれる。このずれに影響は、集
積度を上げるべくチャネル長を短くすると、著しくな
る。
と、トランジスタの実効チャネル長、β、および閾値電
圧が、ずれのないものとは異なることになり、かゝるト
ランジスタの２個でフリップフロップを構成すると、ア
ンバランスな動作が行なわれる。このずれに影響は、集
積度を上げるべくチャネル長を短くすると、著しくな
る。
フリップフロップを構成するトランジスタQ1,Q2はス
ペースの都合によっては第５図（ｅ）に示すように一方
は縦に、他方は横に配置することもある。この場合、イ
オンは右側から入るとすると、縦配置のものではＤ側が
深く、Ｓ側が浅くなり、横配置のものではS,Dとも同じ
である。この結果トランジスタQ1,Q2では特性が不揃い
になる。またQ1,Q2とも縦配置にしたとしても、S,Dを入
れ換えると、一方はＤ側が深くてＳ側が浅くまた他方で
はＤ側が浅くてＳ側が深くなり、やはり特性は異なった
ものになる。横配置のものは、本例ではS,Dとも同じと
しているが実際にはこのようなことは有り得ず、必らず
０でない角θがある。
ペースの都合によっては第５図（ｅ）に示すように一方
は縦に、他方は横に配置することもある。この場合、イ
オンは右側から入るとすると、縦配置のものではＤ側が
深く、Ｓ側が浅くなり、横配置のものではS,Dとも同じ
である。この結果トランジスタQ1,Q2では特性が不揃い
になる。またQ1,Q2とも縦配置にしたとしても、S,Dを入
れ換えると、一方はＤ側が深くてＳ側が浅くまた他方で
はＤ側が浅くてＳ側が深くなり、やはり特性は異なった
ものになる。横配置のものは、本例ではS,Dとも同じと
しているが実際にはこのようなことは有り得ず、必らず
０でない角θがある。
イオンビームが角θを持つことによる上記の問題は、
LDD型のトランジスタで特に著しい。この型のトランジ
スタは第５図（ｃ）に示す形状のソース、ドレイン領域
S,Dを持ち、ホットエレクトロンによる悪影響を受けに
くいとされている。この型のトランジスタは第５図
（ａ）の状態でゲート電極Ｇをマスクに浅いイオン注入
を行なって第５図（ｂ）に示す浅いS,Dを作り、次に全
面に２酸化シリコンを成長させ、これを異方性エッチン
グしてゲート電極Ｇの端面にマスクＭを作る。この状態
で深いイオン打込みを行なうと第５図（ｅ）のソース、
ドレインが形成される。このLDD構造では第５図（ｂ）
の浅いS,Dがゲートに対してずれているとチャネル断線
をも起しかねない。
LDD型のトランジスタで特に著しい。この型のトランジ
スタは第５図（ｃ）に示す形状のソース、ドレイン領域
S,Dを持ち、ホットエレクトロンによる悪影響を受けに
くいとされている。この型のトランジスタは第５図
（ａ）の状態でゲート電極Ｇをマスクに浅いイオン注入
を行なって第５図（ｂ）に示す浅いS,Dを作り、次に全
面に２酸化シリコンを成長させ、これを異方性エッチン
グしてゲート電極Ｇの端面にマスクＭを作る。この状態
で深いイオン打込みを行なうと第５図（ｅ）のソース、
ドレインが形成される。このLDD構造では第５図（ｂ）
の浅いS,Dがゲートに対してずれているとチャネル断線
をも起しかねない。
イオンビームの入射角が斜角θを持つことによる上記
不具合はイオン注入装置の構造を変えて取除くことも１
つの方法ではあるが、構造上困難なものであり本発明は
これを回路的に改善しようとするものである。
不具合はイオン注入装置の構造を変えて取除くことも１
つの方法ではあるが、構造上困難なものであり本発明は
これを回路的に改善しようとするものである。
本発明は、第１のMOSトランジスタ（Q1）と第２のMOS
トランジスタ（Q2）がクロス接続され、該第１のMOSト
ランジスタ（Q1）に第３のMOSトランジスタ（Q4）が並
列接続され、該第２のMOSトランジスタ（Q2）に第４のM
OSトランジスタ（Q5）が並列接続され、 前記並列接続された第１のMOSトランジスタ（Q1）と
第３のMOSトランジスタ（Q3）は、チャネル領域上でゲ
ート電極が互いに平行に延び、かつ、共通のソースまた
はドレイン領域を有し、また前記並列接続された第２の
MOSトランジスタ（Q4）と第４のMOSトランジスタ（Q5）
は、チャネル領域上でゲート電極が互いに平行に延び、
かつ、共通のソースまたはドレイン領域を有することを
特徴とするものである。
トランジスタ（Q2）がクロス接続され、該第１のMOSト
ランジスタ（Q1）に第３のMOSトランジスタ（Q4）が並
列接続され、該第２のMOSトランジスタ（Q2）に第４のM
OSトランジスタ（Q5）が並列接続され、 前記並列接続された第１のMOSトランジスタ（Q1）と
第３のMOSトランジスタ（Q3）は、チャネル領域上でゲ
ート電極が互いに平行に延び、かつ、共通のソースまた
はドレイン領域を有し、また前記並列接続された第２の
MOSトランジスタ（Q4）と第４のMOSトランジスタ（Q5）
は、チャネル領域上でゲート電極が互いに平行に延び、
かつ、共通のソースまたはドレイン領域を有することを
特徴とするものである。
この回路によれば、イオンビームが斜角を持つことに
よるソース、ドレインのずれの問題を回路的に解決し、
対称的な動作を行なうフリップフロップを提供すること
ができる。
よるソース、ドレインのずれの問題を回路的に解決し、
対称的な動作を行なうフリップフロップを提供すること
ができる。
第１図は本発明を適用したフリップフロップ（センス
アンプ）の回路を示し、第２図および第３図はその１脚
分の断面図および平面図を示す。図示のように本発明で
は一対のトランジスタQ1とQ4,Q2とQ5を第４図のQ1,Q2と
する。各対のトランジスタ例えばQ1とQ4は第２図、第３
図に示すように並べて配置し、隣接するソースドレイン
は同じ、本例では共にドレインＤとして一体化し、他方
のソースＳは配線l3により接続し、ゲートＧも配線l2に
より接続し、両トランジスタQ1,Q4を並列にする。
アンプ）の回路を示し、第２図および第３図はその１脚
分の断面図および平面図を示す。図示のように本発明で
は一対のトランジスタQ1とQ4,Q2とQ5を第４図のQ1,Q2と
する。各対のトランジスタ例えばQ1とQ4は第２図、第３
図に示すように並べて配置し、隣接するソースドレイン
は同じ、本例では共にドレインＤとして一体化し、他方
のソースＳは配線l3により接続し、ゲートＧも配線l2に
より接続し、両トランジスタQ1,Q4を並列にする。
このようにすれば、例えば右斜め上からイオンビーム
が入射したとするとQ1のドレインは深く、Q4のドレイン
は浅く、またQ1のソースは浅く、Q4のソースは深く形成
され、これらは並列になっているから全体としては平均
的な深さになり、等価的にはθ＝０と同様になる。トラ
ンジスタは第４図のQ1とQ2の計２個が、第１図ではQ1と
Q4,Q2とQ5の計４個になるが、チャネル幅は同じでよい
とすれば第１図のQ1とQ4,Q2とQ5は第４図のQ1,Q2の半分
でよいから、それ故スペースの増大にはならない。
が入射したとするとQ1のドレインは深く、Q4のドレイン
は浅く、またQ1のソースは浅く、Q4のソースは深く形成
され、これらは並列になっているから全体としては平均
的な深さになり、等価的にはθ＝０と同様になる。トラ
ンジスタは第４図のQ1とQ2の計２個が、第１図ではQ1と
Q4,Q2とQ5の計４個になるが、チャネル幅は同じでよい
とすれば第１図のQ1とQ4,Q2とQ5は第４図のQ1,Q2の半分
でよいから、それ故スペースの増大にはならない。
以上説明したように本発明によればイオンビームが斜
角を持つことによるソース、ドレインのずれの問題を回
路的に解決し、対称的な動作を行なうフリップフロップ
を提供することができる。
角を持つことによるソース、ドレインのずれの問題を回
路的に解決し、対称的な動作を行なうフリップフロップ
を提供することができる。
第１図は本発明のフリップフロップの回路図、 第２図および第３図は第１図の一部の概略断面図および
平面図、 第４図は従来のフリップフロップの回路図、 第５図はイオンビームの斜角θとその影響及びLDD型ト
ランジスタの説明図である。 第１図〜第３図でQ1,Q2,Q4,Q5はフリップフロップを構
成するトランジスタ、Ｓはソース領域、Ｄはドレイン領
域、Ｇはゲート電極である。
平面図、 第４図は従来のフリップフロップの回路図、 第５図はイオンビームの斜角θとその影響及びLDD型ト
ランジスタの説明図である。 第１図〜第３図でQ1,Q2,Q4,Q5はフリップフロップを構
成するトランジスタ、Ｓはソース領域、Ｄはドレイン領
域、Ｇはゲート電極である。
Claims (1)
- 【請求項１】第１のMOSトランジスタ（Q1）と第２のMOS
トランジスタ（Q2）がクロス接続され、該第１のMOSト
ランジスタ（Q1）に第３のMOSトランジスタ（Q4）が並
列接続され、該第２のMOSトランジスタ（Q2）に第４のM
OSトランジスタ（Q5）が並列接続され、 前記並列接続された第１のMOSトランジスタ（Q1）と第
３のMOSトランジスタ（Q3）は、チャネル領域上でゲー
ト電極が互いに平行に延び、かつ、共通のソースまたは
ドレイン領域を有し、また前記並列接続された第２のMO
Sトランジスタ（Q4）と第４のMOSトランジスタ（Q5）
は、チャネル領域上でゲート電極が互いに平行に延び、
かつ、共通のソースまたはドレイン領域を有することを
特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265370A JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265370A JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63119316A JPS63119316A (ja) | 1988-05-24 |
| JPH0810818B2 true JPH0810818B2 (ja) | 1996-01-31 |
Family
ID=17416236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265370A Expired - Fee Related JPH0810818B2 (ja) | 1986-11-07 | 1986-11-07 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810818B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177062A (ja) * | 1989-12-05 | 1991-08-01 | Mitsubishi Electric Corp | 差動形電流源回路 |
| KR19980070266A (ko) * | 1997-01-07 | 1998-10-26 | 모리시다요이치 | 반도체 장치 및 그 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048108B2 (ja) * | 1980-04-10 | 1985-10-25 | 三菱電機株式会社 | フリツプフロツプ回路 |
| JPS6043693A (ja) * | 1983-08-19 | 1985-03-08 | 日本電気株式会社 | 表示板駆動方式 |
| JPS60163456A (ja) * | 1984-02-03 | 1985-08-26 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1986
- 1986-11-07 JP JP61265370A patent/JPH0810818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63119316A (ja) | 1988-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |