JPS63122068A - デイジタル再生装置 - Google Patents
デイジタル再生装置Info
- Publication number
- JPS63122068A JPS63122068A JP61269067A JP26906786A JPS63122068A JP S63122068 A JPS63122068 A JP S63122068A JP 61269067 A JP61269067 A JP 61269067A JP 26906786 A JP26906786 A JP 26906786A JP S63122068 A JPS63122068 A JP S63122068A
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- JP
- Japan
- Prior art keywords
- flag
- data
- memory
- address
- error correction
- Prior art date
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- Pending
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各種ディジタル情報を再生する装置に関する
ものである。
ものである。
従来の技術
ディジタル情報を記録再生する装置には、エラー訂正が
、欠かせないが、エラー訂正方式の１つに、積符号があ
る。この方式の回路構成は、第２図のようになっている
。端子２１からディジタル信号が入力され、２２でアウ
ターエラー訂正符号化が行なわれ、メモリ２３に記憶さ
れる。メモリ２３から読み出されたデータは、２４でイ
ンナーエラー訂正符号化され、変調符号回路２６を通っ
て、記録媒体に記録される。再生時は、第３図の端子３
１よシ再生された信号が、復調回路３２を通ってインナ
ーエラー訂正回路５に入る。ここでは、エラー訂正が出
来なかった場合（以下エラー検出とよぶ）には、フラグ
７はそのエラー検出されたコードの間、真になり、エラ
ーがなかった場合とエラー訂正が出来た場合は、偽にな
る。フラグ７とデータ６は、メモリ３３に記憶され、読
み出されたデータ３４とフラグ３５ば、アウターエラー
訂正回路１２に入シデータ３４とフラグニ３５を使用し
て、消失訂正などが行われる。ここでもエラー検出しか
出来なかった場合は、フラグが真になり、それ以外では
偽にな・る。このフラグ３６は、誤り修正回路３７に入
シ修正の位置情報となる。ディジタル再生装置のメモリ
３３は、第４図のようになっている。端子６よシデータ
、端子７よシフラグ、端子２よシ、インナーエラー訂正
符号に対応したアドレスが入力され、データ書込アドレ
ス発生器４によシデータ１ワードごとのメモリアドレス
５が発生され、データ６と７ラグ７は、メモリアドレス
１０に書き込まれる。読み出しでは、映像同期情報信号
１７がデータ読み出しアドレス発生器１３に入力、され
、メモリアドレスが発生され、そのメモリアドレス１４
のデータとフラグが読み出される。
、欠かせないが、エラー訂正方式の１つに、積符号があ
る。この方式の回路構成は、第２図のようになっている
。端子２１からディジタル信号が入力され、２２でアウ
ターエラー訂正符号化が行なわれ、メモリ２３に記憶さ
れる。メモリ２３から読み出されたデータは、２４でイ
ンナーエラー訂正符号化され、変調符号回路２６を通っ
て、記録媒体に記録される。再生時は、第３図の端子３
１よシ再生された信号が、復調回路３２を通ってインナ
ーエラー訂正回路５に入る。ここでは、エラー訂正が出
来なかった場合（以下エラー検出とよぶ）には、フラグ
７はそのエラー検出されたコードの間、真になり、エラ
ーがなかった場合とエラー訂正が出来た場合は、偽にな
る。フラグ７とデータ６は、メモリ３３に記憶され、読
み出されたデータ３４とフラグ３５ば、アウターエラー
訂正回路１２に入シデータ３４とフラグニ３５を使用し
て、消失訂正などが行われる。ここでもエラー検出しか
出来なかった場合は、フラグが真になり、それ以外では
偽にな・る。このフラグ３６は、誤り修正回路３７に入
シ修正の位置情報となる。ディジタル再生装置のメモリ
３３は、第４図のようになっている。端子６よシデータ
、端子７よシフラグ、端子２よシ、インナーエラー訂正
符号に対応したアドレスが入力され、データ書込アドレ
ス発生器４によシデータ１ワードごとのメモリアドレス
５が発生され、データ６と７ラグ７は、メモリアドレス
１０に書き込まれる。読み出しでは、映像同期情報信号
１７がデータ読み出しアドレス発生器１３に入力、され
、メモリアドレスが発生され、そのメモリアドレス１４
のデータとフラグが読み出される。
発明が解決しようとする問題点
本発明は、このように、データと１対のフラグメモリを
設けるのではなく、インナーエラー訂正符号の１コード
ごとにそれと１対のフラグメモリだけを設け、メモリ量
の減少を図ったディジタル再生装置を提供することを目
的とする。
設けるのではなく、インナーエラー訂正符号の１コード
ごとにそれと１対のフラグメモリだけを設け、メモリ量
の減少を図ったディジタル再生装置を提供することを目
的とする。
問題点を解決するための手段
本発明は、インナーエラー訂正の１コ一ド巣位のフラグ
に１ピツトのメモリ領域を用意し、その読み出しアドレ
ス発生手段が、データのアドレスをもとにアドレス変換
回路でフラグのアドレスを発生させることを特徴とする
ディジタル再生装置である。
に１ピツトのメモリ領域を用意し、その読み出しアドレ
ス発生手段が、データのアドレスをもとにアドレス変換
回路でフラグのアドレスを発生させることを特徴とする
ディジタル再生装置である。
作 用
本発明は前記した構成によシ、フラグメモリ量が大幅に
減少する。
減少する。
実施例
第１図は本発明の第１の実施例におけるディジタル再生
装置のブロック図を示すものである。第１図において１
は、再生復調されたディジタル信号で、６はインナーエ
ラー訂正で、エラー訂正およびエラー検出を行ないデー
タ６と７ラグ了を出力する。また２は、インナーエラー
訂正符号（インナーブロック）ごとに付加したデータの
位置を表わすアドレスである（以下、インナーブロック
アドレス）。３，４は２によりそれぞれデータ書込アド
レス１０．フラグ書込アドレス１１を発生されるアドレ
ス発生器である。８はデータメモリ、９はフラグメモリ
、１２は読み出しデータと７ラグをもとにアウターニラ
−訂正を行ない再生信号処理回路１２に出力される。
装置のブロック図を示すものである。第１図において１
は、再生復調されたディジタル信号で、６はインナーエ
ラー訂正で、エラー訂正およびエラー検出を行ないデー
タ６と７ラグ了を出力する。また２は、インナーエラー
訂正符号（インナーブロック）ごとに付加したデータの
位置を表わすアドレスである（以下、インナーブロック
アドレス）。３，４は２によりそれぞれデータ書込アド
レス１０．フラグ書込アドレス１１を発生されるアドレ
ス発生器である。８はデータメモリ、９はフラグメモリ
、１２は読み出しデータと７ラグをもとにアウターニラ
−訂正を行ない再生信号処理回路１２に出力される。
１７は映像同期情報信号で、これをもとにデータ読出し
アドレス発生器で、データ読出しアドレス１４を発生さ
せる。フラグ読出しアドレス１ｅは、データ読み出しア
ドレスをもとに、フラグ読出しアドレス変換回路より出
力される。
アドレス発生器で、データ読出しアドレス１４を発生さ
せる。フラグ読出しアドレス１ｅは、データ読み出しア
ドレスをもとに、フラグ読出しアドレス変換回路より出
力される。
以上のように構成された本実施例のディジタル再生装置
について、以下その動作を説明する。
について、以下その動作を説明する。
２に、インナーブロックアドレスが入力されるとデータ
書き込みアドレス発生器３からは、インナーブロック内
のデータ数だけのアドレスが順次発生され、データ６は
データメモリ８に順次書き込まれる。またフラグ書込ア
ドレス発生器からは、１インナーブロツクに付１つのア
ドレスが出力されフラグ７はフラグメモリ９に書き込ま
れる。こうして書き込まれたデータは、映像同期情報信
号１７をもとに、データ読出しアドレス発生器１３によ
って順次発生した読出しデータアドレス１４のアドレス
から順次読み出される。またフラグは、データ読出しア
ドレス１４をもとに、フラグ読み出しアドレス変換回路
１６でフラグ読出しアドレス１６に変換され、データに
対応したフラグが読出される。このフラグ読出しアドレ
ス変換回路１５は、ＲＯＭテーブルで実現したが、それ
以外の回路構成でも簡単に実現できる。
書き込みアドレス発生器３からは、インナーブロック内
のデータ数だけのアドレスが順次発生され、データ６は
データメモリ８に順次書き込まれる。またフラグ書込ア
ドレス発生器からは、１インナーブロツクに付１つのア
ドレスが出力されフラグ７はフラグメモリ９に書き込ま
れる。こうして書き込まれたデータは、映像同期情報信
号１７をもとに、データ読出しアドレス発生器１３によ
って順次発生した読出しデータアドレス１４のアドレス
から順次読み出される。またフラグは、データ読出しア
ドレス１４をもとに、フラグ読み出しアドレス変換回路
１６でフラグ読出しアドレス１６に変換され、データに
対応したフラグが読出される。このフラグ読出しアドレ
ス変換回路１５は、ＲＯＭテーブルで実現したが、それ
以外の回路構成でも簡単に実現できる。
発明の効果
以上のように本実施例によれば、フラグ書込アドレス発
生器４とフラグ書込みアドレス変換回路を設けることに
よシフラグメモリ景を大幅に減すことができる。
生器４とフラグ書込みアドレス変換回路を設けることに
よシフラグメモリ景を大幅に減すことができる。
第１図は本発明における一実施例のディジタル再生装置
のブロック図、第２図は従来のディジタル情報記録装置
のブロック図、第３図は従来のディジタル再生装置のブ
ロック図、第４図は従来のディジタル再生装置における
メモリの詳細ブロック図である。 ３・・・・・・データ書込アドレス発生器、４・・・・
・・フラグ書込アドレス発生器、８・・・・・・データ
メモリ、９・−；・・・フラグメモリ、１３・・・・・
・データ読出しアドレス発生器、１５・・・・−・フラ
グ読出しアドレス変換回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
のブロック図、第２図は従来のディジタル情報記録装置
のブロック図、第３図は従来のディジタル再生装置のブ
ロック図、第４図は従来のディジタル再生装置における
メモリの詳細ブロック図である。 ３・・・・・・データ書込アドレス発生器、４・・・・
・・フラグ書込アドレス発生器、８・・・・・・データ
メモリ、９・−；・・・フラグメモリ、１３・・・・・
・データ読出しアドレス発生器、１５・・・・−・フラ
グ読出しアドレス変換回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- エラー訂正符号のコード単位にフラグを付加したデータ
をメモリに記憶させ、上記メモリに記憶したデータとフ
ラグを読み出すディジタル再生装置において、エラー訂
正符号のフラグごとに、１ビットのメモリ領域を割り当
てた構成のフラグメモリと、データのアドレスから上記
フラグメモリのアドレスを生成する手段とを備えたこと
を特徴とするディジタル再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269067A JPS63122068A (ja) | 1986-11-12 | 1986-11-12 | デイジタル再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269067A JPS63122068A (ja) | 1986-11-12 | 1986-11-12 | デイジタル再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122068A true JPS63122068A (ja) | 1988-05-26 |
Family
ID=17467194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269067A Pending JPS63122068A (ja) | 1986-11-12 | 1986-11-12 | デイジタル再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122068A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856209A (ja) * | 1981-09-30 | 1983-04-02 | Hitachi Ltd | 誤り検出訂正処理装置 |
-
1986
- 1986-11-12 JP JP61269067A patent/JPS63122068A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856209A (ja) * | 1981-09-30 | 1983-04-02 | Hitachi Ltd | 誤り検出訂正処理装置 |
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