JPS63122149A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63122149A JPS63122149A JP61267539A JP26753986A JPS63122149A JP S63122149 A JPS63122149 A JP S63122149A JP 61267539 A JP61267539 A JP 61267539A JP 26753986 A JP26753986 A JP 26753986A JP S63122149 A JPS63122149 A JP S63122149A
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- wiring
- integrated circuit
- semiconductor integrated
- circuit device
- basic cell
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、マスタスライス
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハは、一つ又は直列接続された複数のＭ
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
基本セルは１例えば、ＰチャネルＭＩＳＦＥ’Ｉ’とｎ
チャネルＭＩＳＦＥＴとからなる相補型Ｍ］５ＦＥＴで
構成される。前記基本セル列は、配線形成領域（配線チ
ャネル領域）を介在させ、行方向に所定の間隔で複数配
置されている。この配線形成領域には、前記基本セル間
又は基本セルで構成される論理回路或は記憶回路間を接
続する配線が形成される。配線は１列方向に延在する第
１層目アルミニウム配線及び行方向に延在する第２層目
アルミニウム配線とで形成される２層配線構造で構成さ
れている。
チャネルＭＩＳＦＥＴとからなる相補型Ｍ］５ＦＥＴで
構成される。前記基本セル列は、配線形成領域（配線チ
ャネル領域）を介在させ、行方向に所定の間隔で複数配
置されている。この配線形成領域には、前記基本セル間
又は基本セルで構成される論理回路或は記憶回路間を接
続する配線が形成される。配線は１列方向に延在する第
１層目アルミニウム配線及び行方向に延在する第２層目
アルミニウム配線とで形成される２層配線構造で構成さ
れている。
基本セル間又は回路間の接続は、ＭＩＳＦＥＴのゲート
電極の端部に一個所設けられた接続端子に配線を接続す
ることで行われている。ゲート電極の接続端子は、基本
セル内或は基本セルと配線形成領域との境界部分に設け
られているにのように構成される、マスタスライス方式
を採用する半導体集積回路装置は、ユーザの依頼に対し
て短時間で製品を完成させることができる特徴がある。
電極の端部に一個所設けられた接続端子に配線を接続す
ることで行われている。ゲート電極の接続端子は、基本
セル内或は基本セルと配線形成領域との境界部分に設け
られているにのように構成される、マスタスライス方式
を採用する半導体集積回路装置は、ユーザの依頼に対し
て短時間で製品を完成させることができる特徴がある。
なお、マスタスライス方式を採用する半導体集積回路装
置については、例えば１９８２年、アイイーイーイーイ
ンターナショナルソリッドステ、イツサーキッツコンフ
ァレンス（ＩＥＥＥ Ｉｎｔｅｒｎａｔ、ｉ。
置については、例えば１９８２年、アイイーイーイーイ
ンターナショナルソリッドステ、イツサーキッツコンフ
ァレンス（ＩＥＥＥ Ｉｎｔｅｒｎａｔ、ｉ。
ｎａｌ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ、ａ
Ｃｏｎｆｅｒｒｅｎｃｅ）、ｐ１７６゜ｐ１７７に記
載されている。
Ｃｏｎｆｅｒｒｅｎｃｅ）、ｐ１７６゜ｐ１７７に記
載されている。
本発明者は、前述のマスタスライス方式を採用する半導
体集積回路装置について検討した結果、次の問題点が生
じることを見出した。
体集積回路装置について検討した結果、次の問題点が生
じることを見出した。
前記基本セル間又は回路間を接続するに際し、配線形成
領域に延在する第１Ｆ１目アルミニウム配線とＭ Ｉ
Ｓ ＦＥＴのゲート電極の接続端子とを接続する場合に
は、配線長の短い第２層目アルミニウム配線が使用され
ている。つまり、第１層目アルミニウム配線とゲート電
極とは、直接々続することができず、その接続の大半は
、第２層目アルミニウム配線を必要としている。このた
め、第２層目アルミニウム配線が形成された領域に他の
第２層目アルミニウム配線が延在できないので、後者配
線の引き回しにより集積度が低下するという問題が生じ
る。
領域に延在する第１Ｆ１目アルミニウム配線とＭ Ｉ
Ｓ ＦＥＴのゲート電極の接続端子とを接続する場合に
は、配線長の短い第２層目アルミニウム配線が使用され
ている。つまり、第１層目アルミニウム配線とゲート電
極とは、直接々続することができず、その接続の大半は
、第２層目アルミニウム配線を必要としている。このた
め、第２層目アルミニウム配線が形成された領域に他の
第２層目アルミニウム配線が延在できないので、後者配
線の引き回しにより集積度が低下するという問題が生じ
る。
本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
本発明の他の目的は、基本セルのＭＩＳＦＥＴのゲート
１を極と基本セル間又は回路間を接続する配線との接続
面積を低減し、前記目的を達成することが可能な技術を
提供することにある。
１を極と基本セル間又は回路間を接続する配線との接続
面積を低減し、前記目的を達成することが可能な技術を
提供することにある。
本発明の他の目的は、基本セル間又は回路間を接続する
配線の引き回しを低減し、前記目的を達成することが可
能な技術を提供することにある。
配線の引き回しを低減し、前記目的を達成することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルのＭ Ｉ Ｓ Ｆ Ｅ ’１’のゲート
電極の端部に、配線形成領域に延・在し、この配線形成
領域に形成される複数の配線と接続可能な配線接続用端
子を一体に構成する。
いて、基本セルのＭ Ｉ Ｓ Ｆ Ｅ ’１’のゲート
電極の端部に、配線形成領域に延・在し、この配線形成
領域に形成される複数の配線と接続可能な配線接続用端
子を一体に構成する。
上記した手段によれば、前記基本セルのＭＩＳＦＥＴの
ゲート電極に、配線形成領域に延在する配線を直接々続
することができるので、この領域に他の配線を延在させ
、配線の引き回しを低減することができる。
ゲート電極に、配線形成領域に延在する配線を直接々続
することができるので、この領域に他の配線を延在させ
、配線の引き回しを低減することができる。
したがって、マスタスライス方式を採用する半導体集積
回路装置の集積度を向上することができる。
回路装置の集積度を向上することができる。
以下、本発明の構成について、２人力ＮＡＮＤゲート回
路を構成できる基本セルを有する、マスタスライス方式
を採用する半導体集積回路装置に本発明を適用した実施
例とともに説明する。
路を構成できる基本セルを有する、マスタスライス方式
を採用する半導体集積回路装置に本発明を適用した実施
例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の実施例１であるマスタスライス方式を採用する
半導体集積回路装置の概略構成を第１図（概略平面図）
で示す。
半導体集積回路装置の概略構成を第１図（概略平面図）
で示す。
第１図において、工はマスタスライス方式を採用する半
導体集積回路装置である。
導体集積回路装置である。
この半導体集積回路装置１の周辺部には、外部端子（ポ
ンディングパッド）２、人出力バツファ回路３の夫々が
複数配置されている。
ンディングパッド）２、人出力バツファ回路３の夫々が
複数配置されている。
半導体集積回路装置１の中央部には、基本セル４が複数
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
この基本セル列５は、配線形成領域（配線チャネル領域
）６を介在させ、行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間又は基本セル４で形成
された論理回路間或は記憶回路間等を接続する配ｗＡ（
基本セル外配線）を形成する領域である。
）６を介在させ、行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間又は基本セル４で形成
された論理回路間或は記憶回路間等を接続する配ｗＡ（
基本セル外配線）を形成する領域である。
前記基本セル４は、第２図（要部拡大平面図）で示すよ
うに、相補型ＭＩ ＳＦＥＴ（ＣＭＯ３）で構成されて
いる。つまり、基本セル４は、２つのＰチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ Ｉ及びＱ Ｐ ２と、２つ
のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｒｉ を及
びＱ ｎ ２とで構成されている。この基本セル４は、
２人力ＮＡＮＤゲート回路を形成できるようになってい
る。
うに、相補型ＭＩ ＳＦＥＴ（ＣＭＯ３）で構成されて
いる。つまり、基本セル４は、２つのＰチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ Ｉ及びＱ Ｐ ２と、２つ
のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｒｉ を及
びＱ ｎ ２とで構成されている。この基本セル４は、
２人力ＮＡＮＤゲート回路を形成できるようになってい
る。
ＭＩＳＦＥＴＱｐは、符号は付けないが、ｎ−型半導体
基板の主面に、フィールド絶縁膜７に囲ま九形成されて
いる。つまり、ＭＩＳＦＥ’ｌ’Ｑｐは。
基板の主面に、フィールド絶縁膜７に囲ま九形成されて
いる。つまり、ＭＩＳＦＥ’ｌ’Ｑｐは。
半導体基板、ゲート絶Ｒ膜、ゲート電極８、ソース領域
若しくはドレイン領域である一対のＰ゛型半導体領域ｌ
Ｏで構成さ九ている６基本セル４内のＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｐ ｓ及びＱＰ２は、夫々の一方の半導体
領域１０を共有して形成しており、直列に接続されてい
る。
若しくはドレイン領域である一対のＰ゛型半導体領域ｌ
Ｏで構成さ九ている６基本セル４内のＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｐ ｓ及びＱＰ２は、夫々の一方の半導体
領域１０を共有して形成しており、直列に接続されてい
る。
ＭＩＳＦＥＴＱｎは、半導体基板に設けられたｐ−型ウ
ェル領域の主面に、フィールド絶縁ｖ４７で囲ま九形成
されている。ＭＩＳＦＥＴＱｎは、ウェル領域、ゲート
絶縁膜、ゲートｆｆ１ｔｉ８．ソース領域若しくはドレ
イン領域である一対のｎ゛型半導体領域９で構成されて
いる。基本セル４内のＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎ Ｉ
及びＱ ｎ ２は、夫々の一方の半導体領域９を共有し
て形成しており、直列に接続さ九ている。
ェル領域の主面に、フィールド絶縁ｖ４７で囲ま九形成
されている。ＭＩＳＦＥＴＱｎは、ウェル領域、ゲート
絶縁膜、ゲートｆｆ１ｔｉ８．ソース領域若しくはドレ
イン領域である一対のｎ゛型半導体領域９で構成されて
いる。基本セル４内のＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎ Ｉ
及びＱ ｎ ２は、夫々の一方の半導体領域９を共有し
て形成しており、直列に接続さ九ている。
前記ＭＩＳＦＥＴＱＰ、Ｑｎの夫々のゲート電極８は、
一体に構成されている（夫々が分離していてもよい）。
一体に構成されている（夫々が分離していてもよい）。
この一体に構成されたゲート電極８間の中央部には、基
本セル４内に形成される配線（基本セル内配線）’ＩＩ
Ａと接続可能な配線接続用端子８Ａが設けられている。
本セル４内に形成される配線（基本セル内配線）’ＩＩ
Ａと接続可能な配線接続用端子８Ａが設けられている。
ＭＩＳＦＥＴＱＰ、Ｑｎの夫々のゲート電極８の端部（
配線形成領域６側）には、ゲート電極８と一体に形成さ
れて配線形成領域６に延在する配線接続用端子８Ｂが設
けられている。配線接続用端子８Ｂは、配線形成領域６
に延在する複数の配線１１Ｂと接続可能に構成されてい
る（複数の接続部を有している）。
配線形成領域６側）には、ゲート電極８と一体に形成さ
れて配線形成領域６に延在する配線接続用端子８Ｂが設
けられている。配線接続用端子８Ｂは、配線形成領域６
に延在する複数の配線１１Ｂと接続可能に構成されてい
る（複数の接続部を有している）。
前記ゲート電極８は、多結晶シリコン膜、高融点金属（
Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉｚ 、ＴａＳｉ２．Ｔｉ５ｉｚ 、ＷＳｉｚ）膜
の単層からなるゲート材料で形成される。また、ゲート
電極８は、前記夫々の単層の膜を重ね合せた複合膜で形
成してもよい。
Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉｚ 、ＴａＳｉ２．Ｔｉ５ｉｚ 、ＷＳｉｚ）膜
の単層からなるゲート材料で形成される。また、ゲート
電極８は、前記夫々の単層の膜を重ね合せた複合膜で形
成してもよい。
前記配線１１Ａ、１１Ｂの夫々は、製造工程における第
１層目の配線形成工程で形成される。配線１１Ａは、列
方向及び行方向に延在するように構成されている。配Ｍ
ＩＩＢは１列方向に延在するように構成されている。配
線ｌＩＡは、主に。
１層目の配線形成工程で形成される。配線１１Ａは、列
方向及び行方向に延在するように構成されている。配Ｍ
ＩＩＢは１列方向に延在するように構成されている。配
線ｌＩＡは、主に。
基本セル内配線として形成される。配ｆｉｌｌＢは。
主に、基本セル外配線として使用される。配線ｌＩＡ、
ＩＩＢの夫々は１図示していないが、層間絶ｍ暎を介し
て、ゲート電極８の上部に設けられている。第２図にお
いて、配ｆｉｌｌＡ、ＩＩＢの夫々は簡略化して実線で
示している。また、配線１１Ａと配線接続用端子８Ａ、
１１Ｂと８Ｂの夫々の接続（スルーホール部）は、・印
で示している。
ＩＩＢの夫々は１図示していないが、層間絶ｍ暎を介し
て、ゲート電極８の上部に設けられている。第２図にお
いて、配ｆｉｌｌＡ、ＩＩＢの夫々は簡略化して実線で
示している。また、配線１１Ａと配線接続用端子８Ａ、
１１Ｂと８Ｂの夫々の接続（スルーホール部）は、・印
で示している。
図示していないが、配線１１Ａ、１１Ｂと同一製造工程
で、基本セル列５の上部を延在する電源電圧用配線Ｖｃ
ｃと基準電圧用配線Ｖｓｓが形成される。電源電圧用配
線ｖＣＣは１例えば回路の動作電圧５ ［Ｖ］ 、基準
電圧用配線Ｖ ｓ ｓは１例えば回路の接地電位０［ｖ
］である。配線１１Ａ、１１Ｂの夫々は、アルミニウム
膜、所定の添加物（Ｃｕ、Ｓ＋）が含有されるアルミニ
ウム膜等の配線材料で形成する。
で、基本セル列５の上部を延在する電源電圧用配線Ｖｃ
ｃと基準電圧用配線Ｖｓｓが形成される。電源電圧用配
線ｖＣＣは１例えば回路の動作電圧５ ［Ｖ］ 、基準
電圧用配線Ｖ ｓ ｓは１例えば回路の接地電位０［ｖ
］である。配線１１Ａ、１１Ｂの夫々は、アルミニウム
膜、所定の添加物（Ｃｕ、Ｓ＋）が含有されるアルミニ
ウム膜等の配線材料で形成する。
配線１１Δ、ＩＩＢの上部には、図示していないが１層
間絶縁膜を介して配線１２が設けられている。配線１２
は、ａ造工程における第２層目の配線形成工程で形成さ
れ、行方向に延在するように構成されている。配＃１１
２は、配線１１Ａ及び１１Ｂと同様に簡略化して実線で
示している。配線１２は、基本セル外配線として使用さ
れる。
間絶縁膜を介して配線１２が設けられている。配線１２
は、ａ造工程における第２層目の配線形成工程で形成さ
れ、行方向に延在するように構成されている。配＃１１
２は、配線１１Ａ及び１１Ｂと同様に簡略化して実線で
示している。配線１２は、基本セル外配線として使用さ
れる。
このように、ゲート電極８の端部に配線接続用端子８Ｂ
を設けることにより、前記基本セル４のＭＩ ５ＦＥＴ
Ｑｐ成はＱｎのゲート電極８に、配線形成領域６に延在
する配線１１Ｂをその延在する直下において直接々続す
ることができる６つまり、ゲート電極８と配置１１１１
Ｂとの接続に際して。
を設けることにより、前記基本セル４のＭＩ ５ＦＥＴ
Ｑｐ成はＱｎのゲート電極８に、配線形成領域６に延在
する配線１１Ｂをその延在する直下において直接々続す
ることができる６つまり、ゲート電極８と配置１１１１
Ｂとの接続に際して。
配線１２を使用する必要がなくなるので、この領域に配
線１２を延在させ、配線１２の引き回しを低減すること
ができる。配線１２の引き回しの低減は、マスタスライ
ス方式を採用する半導体集積回路装置の集積度を向上す
ることができる。
線１２を延在させ、配線１２の引き回しを低減すること
ができる。配線１２の引き回しの低減は、マスタスライ
ス方式を採用する半導体集積回路装置の集積度を向上す
ることができる。
また、ゲート電極８と配線１１Ｂとを１個所で接続する
ことができるので、配線１２を用いた場合に比べて、接
続面積を縮小し、或は製造上の歩留りを向上することが
できる。したがって、さらに、マスタスライス方式を採
用する半導体集積回路装置の集積度を向上することがで
きる。
ことができるので、配線１２を用いた場合に比べて、接
続面積を縮小し、或は製造上の歩留りを向上することが
できる。したがって、さらに、マスタスライス方式を採
用する半導体集積回路装置の集積度を向上することがで
きる。
なお、前記実施例■は、配ａｌｌＡ及びＩＩＢと配線１
２からなる２層配線構造の半導体集積回路装置で説明し
たが、本発明は、３７！？配線構造の半導体集積回路装
置に適用してもよい。
２からなる２層配線構造の半導体集積回路装置で説明し
たが、本発明は、３７！？配線構造の半導体集積回路装
置に適用してもよい。
本実施例■は、敷詰方式のマスタスライス方式を採用す
る半導体集積回路装置に本発明を適用した１本発明の他
の実施例である。
る半導体集積回路装置に本発明を適用した１本発明の他
の実施例である。
本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第３図（要部拡大平面図）で示す
。
半導体集積回路装置を第３図（要部拡大平面図）で示す
。
本実施例■の敷詰方式を採用する半導体集積回路装置１
は、基本セル４を列方向及び行方向に複数配置して構成
されている。配線形成領域６は、論理回路、記憶回路等
のアクティブな領域として使用されない所定方向の複数
の基本セル４の上部（図中下側）に形成される。
は、基本セル４を列方向及び行方向に複数配置して構成
されている。配線形成領域６は、論理回路、記憶回路等
のアクティブな領域として使用されない所定方向の複数
の基本セル４の上部（図中下側）に形成される。
このように構成される敷詰方式のマスタスライス方式を
採用する半導体集積回路袋Ｗ１１は、前記実施例■と略
同様の効果を得ることができる。
採用する半導体集積回路袋Ｗ１１は、前記実施例■と略
同様の効果を得ることができる。
本実施例■は、基本セルのＭ ｔ Ｓ ＦＥＴのゲート
電極の端部に一体に構成される配線接続用端子の形状を
変えた１本発明の他の実施例である。
電極の端部に一体に構成される配線接続用端子の形状を
変えた１本発明の他の実施例である。
本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第４図（要部拡大平面図）で示す
。
半導体集積回路装置を第４図（要部拡大平面図）で示す
。
本実施例■の半導体集積回路装置２！１は、基本セル４
のＭＩＳＦＥＴのゲートな極８の端部に設けられる配線
接続用端子８Ｂの形状を、Ｌ字形状に構成したものであ
る。
のＭＩＳＦＥＴのゲートな極８の端部に設けられる配線
接続用端子８Ｂの形状を、Ｌ字形状に構成したものであ
る。
このように構成されるマスタスライス方式を採用する半
導体集積回路装置１は、前記実施例１と略同様の効果を
得ることができると共に、ゲート電極８と配線１２との
接続を容易にすることかできる。
導体集積回路装置１は、前記実施例１と略同様の効果を
得ることができると共に、ゲート電極８と配線１２との
接続を容易にすることかできる。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、３又は４人力ＮＡＮＤゲート回路を
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
また、本発明は、基本セルのＭ Ｉ Ｓ ＦＥＴから
“設計するスタンダードセル方式を採用する半導
体集積回路装置に適用することができる。
“設計するスタンダードセル方式を採用する半導
体集積回路装置に適用することができる。
本願において開示された発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。
って得ることができる効果を簡単に説明すれば１次のと
おりである。
マスタスライス方式を採用する半導体集積回路装置の集
積度を向上することができる。
積度を向上することができる。
第１図は１本発明の実施例１であるマスタスライス方式
を採用する半導体集積回路装置の概轄平面図、 第２図は、前記半導体集積回路装置の要部拡大平面図。 第３図は１本発明の実施例Ｉ【であるマスクスライス方
式を採用する半導体集積回路装置の要部拡大平面図、 第４図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部拡大平面図である
。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、８・・
・ゲート電極、８Ａ、８Ｂ・・・配線接続用端子、９．
１０・・・半導体領域、Ｑ・・・ＭｆＳｌ’″ＥＴであ
る。 第 １ 図 第 ４ 図
を採用する半導体集積回路装置の概轄平面図、 第２図は、前記半導体集積回路装置の要部拡大平面図。 第３図は１本発明の実施例Ｉ【であるマスクスライス方
式を採用する半導体集積回路装置の要部拡大平面図、 第４図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部拡大平面図である
。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、８・・
・ゲート電極、８Ａ、８Ｂ・・・配線接続用端子、９．
１０・・・半導体領域、Ｑ・・・ＭｆＳｌ’″ＥＴであ
る。 第 １ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴで構成される基本セル間、或は該基本
セルで構成される回路間を配線で接続する、マスタスラ
イス方式を採用する半導体集積回路装置において、前記
ＭＩＳＦＥＴのゲート電極の端部に、該ゲート電極と一
体に形成され、かつ前記配線が複数形成される配線形成
領域に延在し、しかも該配線形成領域の複数の配線と接
続可能な配線接続用端子を設けたことを特徴とする半導
体集積回路装置。 ２、前記基本セルは、第１方向に複数配置されて基本セ
ル列を構成し、前記配線形成領域は、前記基本セル列が
第１方向と交差する第２方向に複数配置された夫々の間
部に構成されることを特徴とする特許請求の範囲第１項
に記載の半導体集積回路装置。 ３、前記基本セルは、第１方向及びそれと交差する第２
方向に複数配置され、前記配線形成領域は、所定の第１
方向に配置される複数の基本セルの上部に構成されてい
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置。 ４、前記ＭＩＳＦＥＴのゲート電極及び配線接続用端子
は、多結晶シリコン膜等のゲート材料で形成され、前記
配線は、アルミニウム膜等の配線材料で形成されている
ことを特徴とする特許請求の範囲第１項乃至第３項に記
載の夫々の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267539A JPS63122149A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267539A JPS63122149A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122149A true JPS63122149A (ja) | 1988-05-26 |
Family
ID=17446227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267539A Pending JPS63122149A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833784B1 (en) | 1999-09-07 | 2004-12-21 | Tokyo R & D Co., Ltd. | Electric vehicle |
-
1986
- 1986-11-12 JP JP61267539A patent/JPS63122149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833784B1 (en) | 1999-09-07 | 2004-12-21 | Tokyo R & D Co., Ltd. | Electric vehicle |
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