JPS63122152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63122152A JPS63122152A JP26752686A JP26752686A JPS63122152A JP S63122152 A JPS63122152 A JP S63122152A JP 26752686 A JP26752686 A JP 26752686A JP 26752686 A JP26752686 A JP 26752686A JP S63122152 A JPS63122152 A JP S63122152A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- wiring part
- insulating film
- connection hole
- film
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
多層配線構造を有する半導体集積回路装置に適用して有
効な技術に関するものである。
効な技術に関するものである。
多層配線構造を有する半導体集積回路装置においては、
下層配線を形成した後、この下層配線を覆うように絶縁
膜を形成し、この絶縁膜に接続孔を形成して、この接続
孔を通じて下層配線と接続する上層配線を形成する。こ
の接続孔は、通常。
下層配線を形成した後、この下層配線を覆うように絶縁
膜を形成し、この絶縁膜に接続孔を形成して、この接続
孔を通じて下層配線と接続する上層配線を形成する。こ
の接続孔は、通常。
上層配線のステップカバレッジ（段差被覆性）を良くす
るためにその内壁にテーパを付ける。
るためにその内壁にテーパを付ける。
本発明者は、このテーパを付けた接続孔を有する半導体
集積回路装置における上層配線の形成方法について検討
した。以下は公知とされた技術ではないが１本発明者の
検討した技術であり、その概要は次のとおりである。す
なわち、本発明者の検討した技術では、アルミニウムの
下層配線を形成した後、全面に層間絶縁膜としてＳｉＯ
２膜を形成し、この５ｉ０２膜に上層配線と下層配線と
の接続用のテーパ付接続孔を形成する０次に、アルミニ
ウムの上層配線を形成するが、下層配線の表面にはアル
ミナ（Ａ１２０．）ｒｍが形成されているため、このま
まの状態で上層配線を形成すると導通不良となる。これ
を防止するために、上層配線の形成に先立って、スパッ
タエツチングを行うことにより前記Ａｌ２Ｏ３膜を除去
し、この後、上層配線を形成する。
集積回路装置における上層配線の形成方法について検討
した。以下は公知とされた技術ではないが１本発明者の
検討した技術であり、その概要は次のとおりである。す
なわち、本発明者の検討した技術では、アルミニウムの
下層配線を形成した後、全面に層間絶縁膜としてＳｉＯ
２膜を形成し、この５ｉ０２膜に上層配線と下層配線と
の接続用のテーパ付接続孔を形成する０次に、アルミニ
ウムの上層配線を形成するが、下層配線の表面にはアル
ミナ（Ａ１２０．）ｒｍが形成されているため、このま
まの状態で上層配線を形成すると導通不良となる。これ
を防止するために、上層配線の形成に先立って、スパッ
タエツチングを行うことにより前記Ａｌ２Ｏ３膜を除去
し、この後、上層配線を形成する。
一方、特開昭６０−１４０７２０号公報においては、接
続孔の内壁のうちの下層配線の長手方向の部分にのみ階
段状の段差を設けることにより。
続孔の内壁のうちの下層配線の長手方向の部分にのみ階
段状の段差を設けることにより。
この接続孔における上層配線のステップカバレッジを向
上させることについて論じられている。
上させることについて論じられている。
しかしながら１本発明者の検討した前記技術は。
スパッタエツチングによる下層配線の表面のクリーニン
グ時に、接続孔のテーパの付いた内壁がエツチングされ
てＳｉＯ２が下層配線の表面に付着してしまう結果、上
下層配線間の導通不良が生ずるという問題がある。
グ時に、接続孔のテーパの付いた内壁がエツチングされ
てＳｉＯ２が下層配線の表面に付着してしまう結果、上
下層配線間の導通不良が生ずるという問題がある。
一方、特開昭６０−１４０７２０号公報に記載されてい
る前記技術は、例えば上下層配線が互いに直交する場合
には、上層配線のステップカバレッジの改善を図ること
ができないという問題がある。
る前記技術は、例えば上下層配線が互いに直交する場合
には、上層配線のステップカバレッジの改善を図ること
ができないという問題がある。
本発明の目的は、接続孔における配線のステップカバレ
ッジの向上を図ることが可能な技術を提供することにあ
る。
ッジの向上を図ることが可能な技術を提供することにあ
る。
本発明の他の目的は、上層配線と下層配線との導通不良
を防止することが可能な技術を提供することにある。
を防止することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明、ＩＩ″Ｊの記述及び添付図面によって明らかになる
であろう。
明、ＩＩ″Ｊの記述及び添付図面によって明らかになる
であろう。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、接続孔をその内壁の全周に複数段の階段状の
段差を有する形状としている６〔作 用〕 上記した手段によれば、接続孔の各段差部におけるアス
ペクト比を小さくすることできるので、接続孔における
配線のステップカバレッジの向上を図ることができる。
段差を有する形状としている６〔作 用〕 上記した手段によれば、接続孔の各段差部におけるアス
ペクト比を小さくすることできるので、接続孔における
配線のステップカバレッジの向上を図ることができる。
また、下層配線の表面のクリーニング時に絶縁膜がエツ
チングされてこの表面に絶縁物が付着する割合が少なく
なるので、上層配線と下層配線との導通不良を防止する
ことができる。
チングされてこの表面に絶縁物が付着する割合が少なく
なるので、上層配線と下層配線との導通不良を防止する
ことができる。
以下１本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、本実施例によるバイポーラＬＳＩ
においては１例えばｐ型シリコン基板のような半導体基
板１の表面に例えばｉ型の埋め込みＭ２が設けられ、こ
の半導体基板ｌ上に例えばｎ型シリコンのエピタキシャ
ル層３が設けられている。このエピタキシャル層３中に
は、例えばＳｉＯ２膜のようなフィールド絶縁膜４が選
択的に設けられ、これによって素子間分離及び素子内の
分離が行われている。なお、このフィールド絶縁膜４の
下方には、例えばＰ′″型のチャネルストッパ領域５が
設けられている。このフィールド絶縁膜４で分離された
部分におけるエピタキシャル層３中には１例えばＰ″″
型のベース領域６が設けられ、このペース領域６中に例
えばｎ′″型のエミッタ領域７が設けられている。なお
、このベース領域６の下方におけるエピタキシャル層３
によりコレクタ領域が構成される。また、符号８は、埋
め込み層２と接続されている例えばぎ型のコレクタ取り
出し領域である。さらに、符号９は、例えばＳｉＯ２膜
のような絶縁膜であって、この絶縁膜９に設けられた開
口９ａ〜９Ｃを通じて、前記ベース領域６゜エミッタ領
域７及びコレクタ取り出し領域８に接続された例えばア
ルミニウム膜から成る第１層目の配線１０（下層配線）
が設けられている。さらに、この配線１０を覆うように
、例えば薄いＳｉ３Ｎ４膜上に比較的厚いＳｉＯ２膜を
設けた層間絶縁膜１１が設けられ、この層間絶縁膜１１
に設けられた接続孔１１ａを通じて例えばアルミニウム
膜から成る二層目の配線１２（上層配ａ）が設けられて
いる。なお、符号１３は、パッシベーション用の絶縁膜
である。
においては１例えばｐ型シリコン基板のような半導体基
板１の表面に例えばｉ型の埋め込みＭ２が設けられ、こ
の半導体基板ｌ上に例えばｎ型シリコンのエピタキシャ
ル層３が設けられている。このエピタキシャル層３中に
は、例えばＳｉＯ２膜のようなフィールド絶縁膜４が選
択的に設けられ、これによって素子間分離及び素子内の
分離が行われている。なお、このフィールド絶縁膜４の
下方には、例えばＰ′″型のチャネルストッパ領域５が
設けられている。このフィールド絶縁膜４で分離された
部分におけるエピタキシャル層３中には１例えばＰ″″
型のベース領域６が設けられ、このペース領域６中に例
えばｎ′″型のエミッタ領域７が設けられている。なお
、このベース領域６の下方におけるエピタキシャル層３
によりコレクタ領域が構成される。また、符号８は、埋
め込み層２と接続されている例えばぎ型のコレクタ取り
出し領域である。さらに、符号９は、例えばＳｉＯ２膜
のような絶縁膜であって、この絶縁膜９に設けられた開
口９ａ〜９Ｃを通じて、前記ベース領域６゜エミッタ領
域７及びコレクタ取り出し領域８に接続された例えばア
ルミニウム膜から成る第１層目の配線１０（下層配線）
が設けられている。さらに、この配線１０を覆うように
、例えば薄いＳｉ３Ｎ４膜上に比較的厚いＳｉＯ２膜を
設けた層間絶縁膜１１が設けられ、この層間絶縁膜１１
に設けられた接続孔１１ａを通じて例えばアルミニウム
膜から成る二層目の配線１２（上層配ａ）が設けられて
いる。なお、符号１３は、パッシベーション用の絶縁膜
である。
第２図に示すように、前記接続孔１１ａは、その内壁の
全周が半導体基板１の表面にほぼ垂直な面ｆｌｂ、ｌｉ
ｅと、半導体基板ｌの表面にほぼ平行な面ｌｉｄとから
成る、例えば二段の階段状の段差を有する形状となって
いる。また、この接続孔１１ａは１例えば第３図又は第
４図に示すような長方形（正方形を含む）又は円形の平
面形状とすることができる。前記面１１ｂ、１１ｃは上
述のように基板表面に垂直であるため、二層目の配線１
２の形成に先立って、−層目の配線１０の表面に形成さ
れたＡｌ２Ｏ３膜を除去するためにスパッタエツチング
する際に、接続孔１１ａの内壁がエツチングされてＳｉ
Ｏ２が一層目配ｌ１１０の表面に付着するのを防止する
ことができる。しかも、たとえ前記面１１ｂ、ｌｌｃか
らＳｉＯ２がスパッタエツチングされても、面ｌｉｅか
らスパッタエツチングされる５ｉ０２は平行な面ｌｉｄ
上に付着するため、−層目配［１０の表面に付着するＳ
ｉＯ２は面１１ｂからスパッタエツチングされるものだ
けであるので、その絶対量が少ない。従って、−層目配
線ｌＯの表面にＳｉＯ２が付着することによる配線１０
．１２間の導通不良を防止することができる。また、接
続孔１１ａの内壁の全周を階段状の段差を有する形状と
しているので、いずれの方向で見ても各段差部のアスペ
クト比を小さくすることができ、このため配線１２が配
線１０に対していずれの方向に延在しても接続孔１１ａ
におけるステップカバレッジの向上を図ることができる
。従って、接続孔１１ａにおける配線１２を流れる電流
密度を高くすることができる。また、接続孔１１ａを例
えば直径１．５μｍ程度以下に微細化しても、上述のよ
うに良好なステップカバレッジを得ることができる。
全周が半導体基板１の表面にほぼ垂直な面ｆｌｂ、ｌｉ
ｅと、半導体基板ｌの表面にほぼ平行な面ｌｉｄとから
成る、例えば二段の階段状の段差を有する形状となって
いる。また、この接続孔１１ａは１例えば第３図又は第
４図に示すような長方形（正方形を含む）又は円形の平
面形状とすることができる。前記面１１ｂ、１１ｃは上
述のように基板表面に垂直であるため、二層目の配線１
２の形成に先立って、−層目の配線１０の表面に形成さ
れたＡｌ２Ｏ３膜を除去するためにスパッタエツチング
する際に、接続孔１１ａの内壁がエツチングされてＳｉ
Ｏ２が一層目配ｌ１１０の表面に付着するのを防止する
ことができる。しかも、たとえ前記面１１ｂ、ｌｌｃか
らＳｉＯ２がスパッタエツチングされても、面ｌｉｅか
らスパッタエツチングされる５ｉ０２は平行な面ｌｉｄ
上に付着するため、−層目配［１０の表面に付着するＳ
ｉＯ２は面１１ｂからスパッタエツチングされるものだ
けであるので、その絶対量が少ない。従って、−層目配
線ｌＯの表面にＳｉＯ２が付着することによる配線１０
．１２間の導通不良を防止することができる。また、接
続孔１１ａの内壁の全周を階段状の段差を有する形状と
しているので、いずれの方向で見ても各段差部のアスペ
クト比を小さくすることができ、このため配線１２が配
線１０に対していずれの方向に延在しても接続孔１１ａ
におけるステップカバレッジの向上を図ることができる
。従って、接続孔１１ａにおける配線１２を流れる電流
密度を高くすることができる。また、接続孔１１ａを例
えば直径１．５μｍ程度以下に微細化しても、上述のよ
うに良好なステップカバレッジを得ることができる。
前記接続孔１１ａの各部の寸法を第２図に示すように決
めた場合、この寸法は必要に応じて種々の値に選ぶこと
ができるが１例えば各段差部のアスペクト比ａ＝ｈｎ／
ｄｎ ＜０．５ （ｎ＝ｏ、１）となるように寸法を選
ぶことにより、例えば０゜２以上のステップカバレッジ
を得ることができる。
めた場合、この寸法は必要に応じて種々の値に選ぶこと
ができるが１例えば各段差部のアスペクト比ａ＝ｈｎ／
ｄｎ ＜０．５ （ｎ＝ｏ、１）となるように寸法を選
ぶことにより、例えば０゜２以上のステップカバレッジ
を得ることができる。
これは、垂直な内壁を有する従来の接−礼の場合に、そ
の直径が例えば１．５μｍ、２．５μｍの時、例えば０
．２以上のステップカバレッジを得るためのαがそれぞ
れ例えば０．４６，０．４８になるという、本発明者が
別に行った実験により得られた結果から裏付けられる。
の直径が例えば１．５μｍ、２．５μｍの時、例えば０
．２以上のステップカバレッジを得るためのαがそれぞ
れ例えば０．４６，０．４８になるという、本発明者が
別に行った実験により得られた結果から裏付けられる。
次に、上述のように構成された本実施例によるバイポー
ラＬＳＩの製造方法の一例について説明する。
ラＬＳＩの製造方法の一例について説明する。
第１図に示すように、まず半導体基板１の表面に埋め込
み層２及びチャネルストッパ領域５を形成した後、この
半導体基板１上に例えばエピタキシャル成長によりエピ
タキシャル層３を形成する。
み層２及びチャネルストッパ領域５を形成した後、この
半導体基板１上に例えばエピタキシャル成長によりエピ
タキシャル層３を形成する。
次に、このエピタキシャル、１３を選択的に熱酸化する
ことによりフィールド絶縁ｆ［Ｉ４を形成して素子間分
層及び素子内の分離を行う６次に、このフィールド絶縁
膜４で分離されたエピタキシャル層３中に所定形状のマ
スクを用いて例えばイオン打ち込みによりベース領域６
を形成する。同様にして、コレクタ取り出し領域８を形
成する０次に、例えばイオン打ち込みによりベース領域
６中にエミッタ領域７を形成する６次に、全面に絶＃［
９を形成し、この絶縁［９の所定部分をエツチング除去
して開口９ａ〜９ｃを形成した後、全面に例えばスパッ
タにより例えばアルミニウム膜を形成し、このアルミニ
ウム膜を例えばドライエツチングによりパターンニング
することによって、−層目の配線１０を形成する。
ことによりフィールド絶縁ｆ［Ｉ４を形成して素子間分
層及び素子内の分離を行う６次に、このフィールド絶縁
膜４で分離されたエピタキシャル層３中に所定形状のマ
スクを用いて例えばイオン打ち込みによりベース領域６
を形成する。同様にして、コレクタ取り出し領域８を形
成する０次に、例えばイオン打ち込みによりベース領域
６中にエミッタ領域７を形成する６次に、全面に絶＃［
９を形成し、この絶縁［９の所定部分をエツチング除去
して開口９ａ〜９ｃを形成した後、全面に例えばスパッ
タにより例えばアルミニウム膜を形成し、このアルミニ
ウム膜を例えばドライエツチングによりパターンニング
することによって、−層目の配線１０を形成する。
次に、全面に層間絶縁膜１１を形成した後、第５図に示
すように、この絶縁ａｔｉ上に所定形状のフォトレジス
ト１４を形成する。このフォトレジスト１４の開口の幅
は、形成すべき接続孔１１ａの下部の程ａＯ（第２図参
照）に相当する。次に、このフォトレジスト１４をマス
クとして絶縁膜１１を所定時間ドライエツチングする１
次に、例えばいわゆるプラズマアッシングを所定時間行
うことによりフォトレジスト１４を後退させて第６図に
示す形状とする。なおこの際、フォトレジスト１４の厚
さも減少する。この状態におけるフォトレジスト１４の
開口の幅は、接続孔１１ａの上部における径ｄＩ（第２
図参照）に相当する。
すように、この絶縁ａｔｉ上に所定形状のフォトレジス
ト１４を形成する。このフォトレジスト１４の開口の幅
は、形成すべき接続孔１１ａの下部の程ａＯ（第２図参
照）に相当する。次に、このフォトレジスト１４をマス
クとして絶縁膜１１を所定時間ドライエツチングする１
次に、例えばいわゆるプラズマアッシングを所定時間行
うことによりフォトレジスト１４を後退させて第６図に
示す形状とする。なおこの際、フォトレジスト１４の厚
さも減少する。この状態におけるフォトレジスト１４の
開口の幅は、接続孔１１ａの上部における径ｄＩ（第２
図参照）に相当する。
次に、このフォトレジスト１４をマスクとして絶縁膜１
１を再び所定時間ドライエツチングすることにより、第
７図に示すように、内壁が階段状の形状を有する接続孔
１１ａが形成される。次に、フォトレジスト１４を除去
した後、第１図に示すように二層目配線１２、絶縁膜１
３を形成して、目的とするバイポーラＬＳＩを完成させ
る。
１を再び所定時間ドライエツチングすることにより、第
７図に示すように、内壁が階段状の形状を有する接続孔
１１ａが形成される。次に、フォトレジスト１４を除去
した後、第１図に示すように二層目配線１２、絶縁膜１
３を形成して、目的とするバイポーラＬＳＩを完成させ
る。
上述の製造方法によれば、−回のフォトリソグラフィー
及びエツチングにより上述のような階段状の接続孔１１
ａを容易に形成することができ、製造工程が簡単である
。
及びエツチングにより上述のような階段状の接続孔１１
ａを容易に形成することができ、製造工程が簡単である
。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが１本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが１本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、上述の実施例においては、接続孔１１ａが二段
の階段状の段差を有する場合について説明したが、必要
に応じて三段以上の階段状の段差を設けることも可能で
ある。また、本発明は、半導体基板中に形成された拡散
層と配線とを接続するために絶縁膜に設けられる接続孔
の場合にも適用することが可能である。さらに、本発明
は、バイポーラ論理ＬＳＩ、バイポーラメモリ、ダイナ
ミックＲＡＭ （Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）等の各種半導体集積回路装置に適用すること
が可能である。
の階段状の段差を有する場合について説明したが、必要
に応じて三段以上の階段状の段差を設けることも可能で
ある。また、本発明は、半導体基板中に形成された拡散
層と配線とを接続するために絶縁膜に設けられる接続孔
の場合にも適用することが可能である。さらに、本発明
は、バイポーラ論理ＬＳＩ、バイポーラメモリ、ダイナ
ミックＲＡＭ （Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）等の各種半導体集積回路装置に適用すること
が可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、接続孔における配線のステップカバレッジの
向上を図ることができると共に、上層配線と下層配線と
の導通不良を防止することができる。
向上を図ることができると共に、上層配線と下層配線と
の導通不良を防止することができる。
第１図は、本発明の一実施例によるバイポーラＬＳＩを
示す断面図。 第２図は、第１図に示すバイポーラＬＳＩにおける接続
孔近傍の拡大断面図、 第３図及び第４図は、それぞれ第１図に示すバイポーラ
ＬＳＩにおける接続孔の平面形状の例を示す平面図、 第５図〜第７図は、第１図に示すバイポーラＬＳＩにお
ける接続孔の形成方法を工程順に説明するための断面図
である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・エピタキシャル層、４・・・フィールド絶縁膜、６
・・・ベース領域、７・・・エミッタ領域、８・・・コ
レクタ取り出し領域、１０．１２・・・配線、１１・・
・層間絶縁膜である。 こ
示す断面図。 第２図は、第１図に示すバイポーラＬＳＩにおける接続
孔近傍の拡大断面図、 第３図及び第４図は、それぞれ第１図に示すバイポーラ
ＬＳＩにおける接続孔の平面形状の例を示す平面図、 第５図〜第７図は、第１図に示すバイポーラＬＳＩにお
ける接続孔の形成方法を工程順に説明するための断面図
である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・エピタキシャル層、４・・・フィールド絶縁膜、６
・・・ベース領域、７・・・エミッタ領域、８・・・コ
レクタ取り出し領域、１０．１２・・・配線、１１・・
・層間絶縁膜である。 こ
Claims (1)
- 【特許請求の範囲】 １、下層配線と上層配線とを接続するために絶縁膜に設
けられた接続孔又は配線と拡散層とを接続するために絶
縁膜に設けられた接続孔を有する半導体集積回路装置で
あって、前記接続孔をその内壁の全周に複数段の階段状
の段差を有する形状としたことを特徴とする半導体集積
回路装置。 ２、前記階段状の段差が半導体基板の表面にほぼ垂直な
面と前記表面にほぼ平行な面とから成ることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記接続孔の平面形状が長方形又は円形であること
を特徴とする特許請求の範囲第１項又は第２項記載の半
導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26752686A JPS63122152A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
| US07/376,097 US4999318A (en) | 1986-11-12 | 1989-07-06 | Method for forming metal layer interconnects using stepped via walls |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26752686A JPS63122152A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122152A true JPS63122152A (ja) | 1988-05-26 |
Family
ID=17446053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26752686A Pending JPS63122152A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782485B1 (ko) | 2006-08-18 | 2007-12-05 | 삼성전자주식회사 | 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들 |
-
1986
- 1986-11-12 JP JP26752686A patent/JPS63122152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782485B1 (ko) | 2006-08-18 | 2007-12-05 | 삼성전자주식회사 | 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들 |
| US8211793B2 (en) | 2006-08-18 | 2012-07-03 | Samsung Electronics Co., Ltd. | Structures electrically connecting aluminum and copper interconnections and methods of forming the same |
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