JPS63122164A - 光センサ集積回路 - Google Patents
光センサ集積回路Info
- Publication number
- JPS63122164A JPS63122164A JP61268248A JP26824886A JPS63122164A JP S63122164 A JPS63122164 A JP S63122164A JP 61268248 A JP61268248 A JP 61268248A JP 26824886 A JP26824886 A JP 26824886A JP S63122164 A JPS63122164 A JP S63122164A
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- JP
- Japan
- Prior art keywords
- layer
- photodiode
- pin
- integrated circuit
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光センナ集積回路に関する。
一般に、光センサ集積回路においては、受光素子と、こ
の受光素子を使用した回路部分とを同一基板上に形成し
てあり、これにより集積回路の小型化を図り、使用時の
占有空間の縮小化、製造コストの低減化を図っている。
の受光素子を使用した回路部分とを同一基板上に形成し
てあり、これにより集積回路の小型化を図り、使用時の
占有空間の縮小化、製造コストの低減化を図っている。
そして、この場合の受光素子としては、回路部分と同一
の工程で基板に形成できるシリコン・ＰＩＮ ・フォト
・ダイオードやシロットキー・バリヤ・ダイオード等が
用いられる。
の工程で基板に形成できるシリコン・ＰＩＮ ・フォト
・ダイオードやシロットキー・バリヤ・ダイオード等が
用いられる。
このような光センサ集積回路の一例として、従来、第２
図に示すように、アノード端子１３とカソード端子１４
とを有するＰＩＮ・フォトダイオードＡ及びコレクタ端
子８とベース端子９とエミッタ端子ｌＯとを有するバイ
ポーラ・デバイスＢを同一基板１上に形成したもので、
従来のバイポーラＩＣプロセスを利用して、ｒ形基板ｌ
の上部にエピタキシャル届２としてπ層を複数形成し、
その内の１つのπＦ！ｉ２ａを利用してＰＩＮ・フォト
ダイオード領域を形成し、他のπ層２ｂを利用してバイ
ポーラ・デバイス領域を形成したものである。
図に示すように、アノード端子１３とカソード端子１４
とを有するＰＩＮ・フォトダイオードＡ及びコレクタ端
子８とベース端子９とエミッタ端子ｌＯとを有するバイ
ポーラ・デバイスＢを同一基板１上に形成したもので、
従来のバイポーラＩＣプロセスを利用して、ｒ形基板ｌ
の上部にエピタキシャル届２としてπ層を複数形成し、
その内の１つのπＦ！ｉ２ａを利用してＰＩＮ・フォト
ダイオード領域を形成し、他のπ層２ｂを利用してバイ
ポーラ・デバイス領域を形成したものである。
このように、従来の集積回路ではＰＩＮ・フォトダイオ
ード領域のπＪＩ２ａはバイポーラ・デバイス領域のも
のと同一条件のエピタキシャル層２を使用したものであ
るから、そのキャリア濃度はｔｏｌｌＣ「３程度でその
厚さも５〜ｌＯμ！程度に制限されてしまう。
ード領域のπＪＩ２ａはバイポーラ・デバイス領域のも
のと同一条件のエピタキシャル層２を使用したものであ
るから、そのキャリア濃度はｔｏｌｌＣ「３程度でその
厚さも５〜ｌＯμ！程度に制限されてしまう。
しかし、このπｆｆ２ａはＰＩＮ・フォトダイオードの
周波数特性を決定する要因となるものであって、一般に
は前記条件より低濃度でかつ厚いものが望ましい。すな
わち、前記条件では逆バイアス時に空乏層の伸びが良く
なく、そのため接合容量が大きくなり０１時定数が大き
くなってしまい、応答性が悪くなってしまうという問題
があり、また、空乏層の幅が薄いため、光電流の内空連
層外からの拡散キャリア成分が増し、この拡散キャリア
が数ｎｓという拡散による長い時間遅れを生じるため、
変調ｎ波数特性において、この遅い時定数成分が影響し
、第３図に示したように、中域以上で変調出力が落ちて
しまうという問題がある。
周波数特性を決定する要因となるものであって、一般に
は前記条件より低濃度でかつ厚いものが望ましい。すな
わち、前記条件では逆バイアス時に空乏層の伸びが良く
なく、そのため接合容量が大きくなり０１時定数が大き
くなってしまい、応答性が悪くなってしまうという問題
があり、また、空乏層の幅が薄いため、光電流の内空連
層外からの拡散キャリア成分が増し、この拡散キャリア
が数ｎｓという拡散による長い時間遅れを生じるため、
変調ｎ波数特性において、この遅い時定数成分が影響し
、第３図に示したように、中域以上で変調出力が落ちて
しまうという問題がある。
本発明の技術的課題は、これら問題点を解決して周波数
特性の良いＰＩＮ・フォトダイオードを備えた光センサ
集積回路を提供することにある。
特性の良いＰＩＮ・フォトダイオードを備えた光センサ
集積回路を提供することにある。
本発明は、前記技術的課題を解決するため、基板上にＰ
ＩＮ・フォトダイオードＡとバイポーラ・デバイスとＢ
を形成した光センサ集積回路において、次のような技術
的手段をとった。
ＩＮ・フォトダイオードＡとバイポーラ・デバイスとＢ
を形成した光センサ集積回路において、次のような技術
的手段をとった。
すなわち、従来は光センサ集積回路を製造するにあたり
、Ｎ形エピタキシャル層２をバイポーラ・デバイスに適
したキャリア濃度で形成して、このＮ形エピタキシャル
層２にバイポーラ・デバイスＢとともにＰＩＮ・フォト
ダイオードＡを成形していたのに対し、本発明では、こ
れとは逆に基板１上に形成したＮ形エピタキシャル層２
のキャリア濃度をＰＩＮ・フォトダイオードＡの空乏層
に適した濃度とし、さらに、このＮ形エピタキシャル層
２をＰウェルｒ！ｉ３で複数のπ！１ｉ２ａ、 ２ｂに
区分して、複数のπ層の内バイポーラ・デバイスＢを形
成すべきπＦ３２ｂにはさらにＮウェルＦＪ２ｃを形成
してキャリア濃度をバイポーラ・デバイスＢに適した値
まで上げたものである。
、Ｎ形エピタキシャル層２をバイポーラ・デバイスに適
したキャリア濃度で形成して、このＮ形エピタキシャル
層２にバイポーラ・デバイスＢとともにＰＩＮ・フォト
ダイオードＡを成形していたのに対し、本発明では、こ
れとは逆に基板１上に形成したＮ形エピタキシャル層２
のキャリア濃度をＰＩＮ・フォトダイオードＡの空乏層
に適した濃度とし、さらに、このＮ形エピタキシャル層
２をＰウェルｒ！ｉ３で複数のπ！１ｉ２ａ、 ２ｂに
区分して、複数のπ層の内バイポーラ・デバイスＢを形
成すべきπＦ３２ｂにはさらにＮウェルＦＪ２ｃを形成
してキャリア濃度をバイポーラ・デバイスＢに適した値
まで上げたものである。
このように構成することにより、ＰＩＮ・フォトダイオ
ード領域のＮ形エピタキシャルＦＪ２ａはＰＩＮ・フォ
トダイオードＡに適したキャリア濃度に形成できるとと
もに、バイポーラ・デバイス領域のＮ形エピタキシャル
ＦＪ２ｂはバイポーラ・デバイスＢに適したキャリア濃
度にできる。
ード領域のＮ形エピタキシャルＦＪ２ａはＰＩＮ・フォ
トダイオードＡに適したキャリア濃度に形成できるとと
もに、バイポーラ・デバイス領域のＮ形エピタキシャル
ＦＪ２ｂはバイポーラ・デバイスＢに適したキャリア濃
度にできる。
以下、本発明の一実施例を第１図に基づいて説明する。
この実施例において、基板１はｉｏ凰Ｓ〜ｔｏ１４ＣＩ
−”のキャリア濃度のＮ′″基板である。
−”のキャリア濃度のＮ′″基板である。
この基板１の上にはＮ形エピタキシャル層２が形成され
ており、その厚さはバイポーラ・デバイスＢに合わせて
５〜１０μｌ程度に形成され、その濃度はＰ■トフォト
ダイオードＡのｌｆｆ１に適した１０１″〜１０目ＣＩ
−’の濃度に形成されている。このＮ形エピタキシャル
層２はＰウェル居３により ＰＩＮ・フォトダイオード
Ａを形成すべきπ）１２ａとバイポーラ・デバイスＢを
形成すべきπＥ２ｂとに区分され、Ｐウェル層３はＰ［
Ｎ・フォトダイオードＡを形成すべきπＰ：Ｊ２ａの下
側には回り込んでいないが、バイポーラ・デバイスＢを
形成すべきπ！２ｂの下側には層をなして回り込んでい
る。
ており、その厚さはバイポーラ・デバイスＢに合わせて
５〜１０μｌ程度に形成され、その濃度はＰ■トフォト
ダイオードＡのｌｆｆ１に適した１０１″〜１０目ＣＩ
−’の濃度に形成されている。このＮ形エピタキシャル
層２はＰウェル居３により ＰＩＮ・フォトダイオード
Ａを形成すべきπ）１２ａとバイポーラ・デバイスＢを
形成すべきπＥ２ｂとに区分され、Ｐウェル層３はＰ［
Ｎ・フォトダイオードＡを形成すべきπＰ：Ｊ２ａの下
側には回り込んでいないが、バイポーラ・デバイスＢを
形成すべきπ！２ｂの下側には層をなして回り込んでい
る。
そして、バイポーラ・デバイスＢを形成すべきπＦＪ２
ｂとその下側のＰウェル層３との間にはＮ９埋め込みＰ
：！Ｊ４が形成されており、また、このπ層−２ｂの′
上側路８０％の領域がＮウェルｆ１２ｃとして形成され
、リンを１０”ａｘ−’の濃度でイオン注入した後、Ｎ
９埋め込みｆｆ４に届くまで拡散させることにより、Ｎ
形エピタキシャル層２であるπｆｆ２ｂの濃度をバイポ
ーラ・デバイスＢに適した値（１０”ＣＩ−”）にまで
上げている。さらに、Ｎウェルｅ２ｃの上部にコレクタ
拡散領域５（Ｎ形）、ベース拡散領域６（Ｐ形）が形成
され、ベース拡散領域６中にエミッタ拡散領域７（Ｎ形
）が形成されてこれらにそれぞれ、コレクタ端子８、ベ
ース端子９、エミッタ端子１０が接続されている。
ｂとその下側のＰウェル層３との間にはＮ９埋め込みＰ
：！Ｊ４が形成されており、また、このπ層−２ｂの′
上側路８０％の領域がＮウェルｆ１２ｃとして形成され
、リンを１０”ａｘ−’の濃度でイオン注入した後、Ｎ
９埋め込みｆｆ４に届くまで拡散させることにより、Ｎ
形エピタキシャル層２であるπｆｆ２ｂの濃度をバイポ
ーラ・デバイスＢに適した値（１０”ＣＩ−”）にまで
上げている。さらに、Ｎウェルｅ２ｃの上部にコレクタ
拡散領域５（Ｎ形）、ベース拡散領域６（Ｐ形）が形成
され、ベース拡散領域６中にエミッタ拡散領域７（Ｎ形
）が形成されてこれらにそれぞれ、コレクタ端子８、ベ
ース端子９、エミッタ端子１０が接続されている。
一方、ＰＩＮ・フォトダイオードＡを形成すべきπｆｆ
２ａとその下側の基板ｌとの間において、直列抵抗を下
げるため、π１２ａの周囲に沿って環状のＮ６埋め込み
層４が形成されているとともに、π層の周囲部分に前記
と同様の手法でＮウェルｌｌ２ｃが形成されており、こ
のπ５２ａの中央部分のみが初期のＮ形エピタキシャル
層２の濃度のまま止ど。
２ａとその下側の基板ｌとの間において、直列抵抗を下
げるため、π１２ａの周囲に沿って環状のＮ６埋め込み
層４が形成されているとともに、π層の周囲部分に前記
と同様の手法でＮウェルｌｌ２ｃが形成されており、こ
のπ５２ａの中央部分のみが初期のＮ形エピタキシャル
層２の濃度のまま止ど。
められている。そして、このπＦ４２ａの中央部分上部
にベース拡散によりアノード部１１（Ｐ Ｆ、）が形成
され、πＥ２ａの周囲部分たるＮウェルＦ！２Ｃの上部
にエミッタ拡散によってカソード・コンタクト部１２（
Ｎ＋形）が形成され、それぞれにアノード端子１３、カ
ソード端子１４が接続されている。
にベース拡散によりアノード部１１（Ｐ Ｆ、）が形成
され、πＥ２ａの周囲部分たるＮウェルＦ！２Ｃの上部
にエミッタ拡散によってカソード・コンタクト部１２（
Ｎ＋形）が形成され、それぞれにアノード端子１３、カ
ソード端子１４が接続されている。
次に、この実施例の作用について説明する。
このように措成した光センサ集積回路にあって、そのＰ
ＩＮ・フォトダイオードＡの動作をみると、その部分の
Ｎ形エピタキシャル層（π層 ２ａ）の濃度はＰＩＮ・
フォトダイオードＡに適した低濃度（１０Ｉ３〜１Ｇ”
ａｘ−’）になっているため、空乏層が伸びやすく、そ
の部分の厚さがバイポーラ・デバイスＢ用に合わせて形
成したにもかかわら・ず、空乏層はエピタキシャル層２
の厚さに側限されずに基板Ｉまで伸びることができる。
ＩＮ・フォトダイオードＡの動作をみると、その部分の
Ｎ形エピタキシャル層（π層 ２ａ）の濃度はＰＩＮ・
フォトダイオードＡに適した低濃度（１０Ｉ３〜１Ｇ”
ａｘ−’）になっているため、空乏層が伸びやすく、そ
の部分の厚さがバイポーラ・デバイスＢ用に合わせて形
成したにもかかわら・ず、空乏層はエピタキシャル層２
の厚さに側限されずに基板Ｉまで伸びることができる。
なお、この実施例ではＰＩＮ・フォトダイオードへの直
列抵抗を下げるため、ＰＩＮ・フォトダイオード領域の
πＢ２ａ周囲にＮウェル拡散を行ったが、ＮＰＮ）ラン
ジスタのコレクタ抵抗を下げるためのＤｅｅｌ）Ｎ拡散
の工程を持つ製造工程で製造する場合は、Ｎウェル拡散
の代わりにＤｅｅｐＮ拡散を行ってもよい。
列抵抗を下げるため、ＰＩＮ・フォトダイオード領域の
πＢ２ａ周囲にＮウェル拡散を行ったが、ＮＰＮ）ラン
ジスタのコレクタ抵抗を下げるためのＤｅｅｌ）Ｎ拡散
の工程を持つ製造工程で製造する場合は、Ｎウェル拡散
の代わりにＤｅｅｐＮ拡散を行ってもよい。
本発明によれば、Ｎ形エピタキシャル層の濃度をＰＩＮ
・フォトダイオードに適した濃度と、バイポーラ・デ
バイスに適した濃度とに分けて形成することができ、よ
って、Ｐ１トフォトダイオードの空乏層をエピタキシャ
ル層の厚さに制限されることなく基板まで伸ばすことが
でき、容量を小さくでき、ＯＲ時定数を小さくすること
ができる。
・フォトダイオードに適した濃度と、バイポーラ・デ
バイスに適した濃度とに分けて形成することができ、よ
って、Ｐ１トフォトダイオードの空乏層をエピタキシャ
ル層の厚さに制限されることなく基板まで伸ばすことが
でき、容量を小さくでき、ＯＲ時定数を小さくすること
ができる。
また、空乏層が伸びたことにより光の殆どを空乏層内で
吸収することができ、光電流に占める拡散キャリア成分
が減少し、周波数特性を改善することができる。
吸収することができ、光電流に占める拡散キャリア成分
が減少し、周波数特性を改善することができる。
一方、バイポーラ・デバイス部分はＰウェル層で隔たれ
、Ｎウェル層によりそれに適した濃度に上げられている
ため、従来の特性を落とすことなく製造できる。
、Ｎウェル層によりそれに適した濃度に上げられている
ため、従来の特性を落とすことなく製造できる。
第１図は本発明の一実施例を示す断面図、第２図は従来
例の断面図、第３図は従来例における変調出力と周波数
の関係を示すグラフ図である。 Ａ・・ ＰＩＮ・フォトダイオード、Ｂ・・バイポーラ
・デバイス、ｌ・・基板、２・・エピタキシャル層、２
ａ・・ ＰＩＮ・フォトダイオードを形成すべきπ層、
２ｂ・・バイポーラ・デバイスを形成すべきπ層、２ｃ
・・Ｎウェル層、３・・Ｐウェル層。 特許出願人 パイオニア株式会社パイオ
ニアビデオ株式会社 第１ｍ 第２図 第３図 周ス釈
例の断面図、第３図は従来例における変調出力と周波数
の関係を示すグラフ図である。 Ａ・・ ＰＩＮ・フォトダイオード、Ｂ・・バイポーラ
・デバイス、ｌ・・基板、２・・エピタキシャル層、２
ａ・・ ＰＩＮ・フォトダイオードを形成すべきπ層、
２ｂ・・バイポーラ・デバイスを形成すべきπ層、２ｃ
・・Ｎウェル層、３・・Ｐウェル層。 特許出願人 パイオニア株式会社パイオ
ニアビデオ株式会社 第１ｍ 第２図 第３図 周ス釈
Claims (1)
- （１）基板上にＰＩＮ・フォトダイオードとバイポーラ
・デバイスとを形成した光センサ集積回路において、 基板上にＮ形エピタキシャル層を形成するとともに、こ
のＮ形エピタキシャル層のキャリア濃度をＰＩＮ・フォ
トダイオードの空乏層に適した濃度とし、さらに、この
Ｎ形エピタキシャル層をＰウェル層で複数のπ層に区分
して、複数のπ層の内バイポーラ・デバイスを形成すべ
きπ層にはさらにＮウェル層を形成してキャリア濃度を
バイポーラ・デバイスに適した値まで上げたことを特徴
とする光センサ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268248A JP2568074B2 (ja) | 1986-11-11 | 1986-11-11 | 光センサ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268248A JP2568074B2 (ja) | 1986-11-11 | 1986-11-11 | 光センサ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122164A true JPS63122164A (ja) | 1988-05-26 |
| JP2568074B2 JP2568074B2 (ja) | 1996-12-25 |
Family
ID=17455946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268248A Expired - Fee Related JP2568074B2 (ja) | 1986-11-11 | 1986-11-11 | 光センサ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568074B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271172A (ja) * | 1991-02-27 | 1992-09-28 | Sanyo Electric Co Ltd | 光半導体装置 |
| US6049117A (en) * | 1995-09-26 | 2000-04-11 | Sharp Kabushiki Kaisha | Light-receiving element |
| US6114740A (en) * | 1996-09-30 | 2000-09-05 | Sharp Kabushiki Kaisha | Circuit-integrating light-receiving element |
| US6313484B1 (en) | 1998-12-28 | 2001-11-06 | Sharp Kabushiki Kaisha | Circuit-integrated light-receiving device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660054A (en) * | 1979-10-19 | 1981-05-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPS6147664A (ja) * | 1984-08-13 | 1986-03-08 | Sharp Corp | 半導体装置 |
| JPS61216464A (ja) * | 1985-03-22 | 1986-09-26 | Nec Corp | 受光ダイオ−ドとトランジスタのモノリシツク集積素子 |
-
1986
- 1986-11-11 JP JP61268248A patent/JP2568074B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660054A (en) * | 1979-10-19 | 1981-05-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPS6147664A (ja) * | 1984-08-13 | 1986-03-08 | Sharp Corp | 半導体装置 |
| JPS61216464A (ja) * | 1985-03-22 | 1986-09-26 | Nec Corp | 受光ダイオ−ドとトランジスタのモノリシツク集積素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271172A (ja) * | 1991-02-27 | 1992-09-28 | Sanyo Electric Co Ltd | 光半導体装置 |
| US6049117A (en) * | 1995-09-26 | 2000-04-11 | Sharp Kabushiki Kaisha | Light-receiving element |
| US6114740A (en) * | 1996-09-30 | 2000-09-05 | Sharp Kabushiki Kaisha | Circuit-integrating light-receiving element |
| US6313484B1 (en) | 1998-12-28 | 2001-11-06 | Sharp Kabushiki Kaisha | Circuit-integrated light-receiving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2568074B2 (ja) | 1996-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |