JPS6312287B2 - - Google Patents
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- Publication number
- JPS6312287B2 JPS6312287B2 JP57231753A JP23175382A JPS6312287B2 JP S6312287 B2 JPS6312287 B2 JP S6312287B2 JP 57231753 A JP57231753 A JP 57231753A JP 23175382 A JP23175382 A JP 23175382A JP S6312287 B2 JPS6312287 B2 JP S6312287B2
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- JP
- Japan
- Prior art keywords
- inverter
- output
- input
- integrated circuit
- circuit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はCMOS型集積回路の入力回路に関す
る。
る。
従来、バスから送られてくる外部信号を集積回
路から成る内部回路に伝達するのにCMOS型イ
ンバータが用いられてきた。
路から成る内部回路に伝達するのにCMOS型イ
ンバータが用いられてきた。
集積回路間を相互に接続し、高インピーダンス
状態をもつ外部データバス回路では、入力回路が
CMOSインバータである場合、高インピーダン
ス状態によるゲートフローテイング及び貫通電流
による誤動作を防止する目的から高インピーダン
ス状態時でも、ゲートフローテイングにならない
ような処置が必要であつた。
状態をもつ外部データバス回路では、入力回路が
CMOSインバータである場合、高インピーダン
ス状態によるゲートフローテイング及び貫通電流
による誤動作を防止する目的から高インピーダン
ス状態時でも、ゲートフローテイングにならない
ような処置が必要であつた。
第１図は従来の集積回路の入力回路の一例のブ
ロツク図である。
ロツク図である。
集積回路１０，１０′，１１はバス１で相互に
接続され、集積回路１０あるいは１０′の信号は
出力インバータ２あるいは２′からバス１を介し
て集積回路１１のインバータ３に入力される。イ
ンバータ２，２′が共に駆動を停止してバスが高
インピーダンス状態でも入力インバータ３の入力
がゲートフローテイングにならないようにバス１
にプルアツプ抵抗４を付加して信号レベルを確定
していた。
接続され、集積回路１０あるいは１０′の信号は
出力インバータ２あるいは２′からバス１を介し
て集積回路１１のインバータ３に入力される。イ
ンバータ２，２′が共に駆動を停止してバスが高
インピーダンス状態でも入力インバータ３の入力
がゲートフローテイングにならないようにバス１
にプルアツプ抵抗４を付加して信号レベルを確定
していた。
第２図は従来の集積回路の入力回路の他の例の
ブロツク図である。
ブロツク図である。
この例はプルアツプ抵抗を集積回路１１内に設
けたもので、これ以外は第１図に示すものと同じ
である。
けたもので、これ以外は第１図に示すものと同じ
である。
第１図に示すように、プルアツプ抵抗４を集積
回路の外に設ける場合には部品増加を招き、第２
図に示すようにプルアツプ抵抗を集積回路内に設
ける場合、直流電流がプルアツプ抵抗４に定常的
に流れることがあるため、消費電流が増加すると
いう欠点があつた。
回路の外に設ける場合には部品増加を招き、第２
図に示すようにプルアツプ抵抗を集積回路内に設
ける場合、直流電流がプルアツプ抵抗４に定常的
に流れることがあるため、消費電流が増加すると
いう欠点があつた。
本発明は上記欠点を除去し、プルアツプ抵抗を
使用せず、定常的な直流電流が流れることなく、
バスのレベルを確定できるようにしたCMOS型
集積回路の入力回路を提供するものである。
使用せず、定常的な直流電流が流れることなく、
バスのレベルを確定できるようにしたCMOS型
集積回路の入力回路を提供するものである。
本発明のCMOS型集積回路の入力回路は、出
力インバータを出力端に有する集積回路が少くと
も１個接続されるバスに接続して前記出力インバ
ータから出力される外部信号を内部回路へ伝達す
る少くとも１つのCMOS型インバータと、前記
出力インバータよりも駆動能力が小さくかつ前記
CMOS型インバータの出力の一部を入力してそ
の出力を前記CMOS型インバータの入力端に入
力して正帰還をかける付加のCMOS型インバー
タとを含んで構成される。
力インバータを出力端に有する集積回路が少くと
も１個接続されるバスに接続して前記出力インバ
ータから出力される外部信号を内部回路へ伝達す
る少くとも１つのCMOS型インバータと、前記
出力インバータよりも駆動能力が小さくかつ前記
CMOS型インバータの出力の一部を入力してそ
の出力を前記CMOS型インバータの入力端に入
力して正帰還をかける付加のCMOS型インバー
タとを含んで構成される。
次に本発明の実施例について図面を用いて説明
する。
する。
第３図は本発明の一実施例のブロツク図であ
る。
る。
バス１は出力インバータ２，２′により駆動さ
れ、集積回路１０，１０′の信号は集積回路１１
の入力インバータ３に入力される。この発明で
は、帰還インバータ５を追加し、入力インバータ
３の出力の一部が帰還インバータ５に入力され、
帰還インバータ５の出力が入力インバータ３に入
力されるように接続することにより入力回路を構
成する。
れ、集積回路１０，１０′の信号は集積回路１１
の入力インバータ３に入力される。この発明で
は、帰還インバータ５を追加し、入力インバータ
３の出力の一部が帰還インバータ５に入力され、
帰還インバータ５の出力が入力インバータ３に入
力されるように接続することにより入力回路を構
成する。
次に、この実施例の動作について説明する。ま
ず、集積回路（以下ICと記す）１０もしくは１
０′の情報をIC１１に伝達する場合を考える。
ず、集積回路（以下ICと記す）１０もしくは１
０′の情報をIC１１に伝達する場合を考える。
出力インバータ２あるいは２′がバス１を駆動
してその電位（情報）を入力インバータ３が受信
してIC１１内に取込む。この時、出力インバー
タ２もしくは２′と帰還インバータ５との競合駆
動が生じるが、出力インバータ２もしくは２′の
駆動能力を帰還インバータ５のそれよりも数倍大
きくしておけば、上記競合が生じても必ず出力イ
ンバータ２もしくは２′の駆動能力が優り、IC１
０あるいは１０′の情報が正しく伝達される。こ
の競合駆動は正帰還ループにより一瞬のうちに終
り、帰還インバータ５の出力電位と出力インバー
タ２もしくは２′の出力電位は共に同じになるた
め、定常的な直流電流が流れることはない。従つ
て帰還インバータ５の付加による消費電力の増加
はない。
してその電位（情報）を入力インバータ３が受信
してIC１１内に取込む。この時、出力インバー
タ２もしくは２′と帰還インバータ５との競合駆
動が生じるが、出力インバータ２もしくは２′の
駆動能力を帰還インバータ５のそれよりも数倍大
きくしておけば、上記競合が生じても必ず出力イ
ンバータ２もしくは２′の駆動能力が優り、IC１
０あるいは１０′の情報が正しく伝達される。こ
の競合駆動は正帰還ループにより一瞬のうちに終
り、帰還インバータ５の出力電位と出力インバー
タ２もしくは２′の出力電位は共に同じになるた
め、定常的な直流電流が流れることはない。従つ
て帰還インバータ５の付加による消費電力の増加
はない。
次に、出力インバータ２及び２′が共に駆動を
停止した場合、即ち一般に云う高インピーダンス
になろうとした場合を考える。この時には、出力
インバータ３と帰還インバータ５とで構成される
正帰還の保持回路に高インピーダンス直前の伝達
情報が保持されており、その内容が帰還インバー
タ５を通してバス１に出力される。従つて、出力
インバータ２，２′が共に駆動を停止してもバス
線１は高インピーダンス状態にはならずに電位が
確定される。従つて、入力インバータ３の入力は
ゲートフローテイングには決してならず誤動作を
生じない。
停止した場合、即ち一般に云う高インピーダンス
になろうとした場合を考える。この時には、出力
インバータ３と帰還インバータ５とで構成される
正帰還の保持回路に高インピーダンス直前の伝達
情報が保持されており、その内容が帰還インバー
タ５を通してバス１に出力される。従つて、出力
インバータ２，２′が共に駆動を停止してもバス
線１は高インピーダンス状態にはならずに電位が
確定される。従つて、入力インバータ３の入力は
ゲートフローテイングには決してならず誤動作を
生じない。
以上詳細に説明したように、本発明によれば、
プルアツプ抵抗を使用せず、定常的な直流電流が
流れることなくバスのレベルを確定できる
CMOS型集積回路の入力回路が得られるのでそ
の効果は大きい。
プルアツプ抵抗を使用せず、定常的な直流電流が
流れることなくバスのレベルを確定できる
CMOS型集積回路の入力回路が得られるのでそ
の効果は大きい。
第１図は従来の集積回路の入力回路の一例のブ
ロツク図、第２図は従来の集積回路の入力回路の
他の例のブロツク図、第３図は本発明の一実施例
のブロツク図である。 １……バス、２，２′……出力インバータ、３
……入力インバータ、４……プルアツプ抵抗、５
……帰還インバータ、１０，１０′，１１……集
積回路。
ロツク図、第２図は従来の集積回路の入力回路の
他の例のブロツク図、第３図は本発明の一実施例
のブロツク図である。 １……バス、２，２′……出力インバータ、３
……入力インバータ、４……プルアツプ抵抗、５
……帰還インバータ、１０，１０′，１１……集
積回路。
Claims (1)
- １ 出力インバータを出力端に有する集積回路が
少くとも１個接続されるバスに接続して前記出力
インバータから出力される外部信号を内部回路へ
伝達する少くとも１つのCMOS型インバータと、
前記出力インバータよりも駆動能力が小さくかつ
前記CMOS型インバータの出力の一部を入力し
てその出力を前記CMOS型インバータの入力端
に入力して正帰還をかける付加のCMOS型イン
バータとを含むことを特徴とするCMOS型集積
回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175382A JPS59121420A (ja) | 1982-12-27 | 1982-12-27 | Ｃｍｏｓ型集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175382A JPS59121420A (ja) | 1982-12-27 | 1982-12-27 | Ｃｍｏｓ型集積回路の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121420A JPS59121420A (ja) | 1984-07-13 |
| JPS6312287B2 true JPS6312287B2 (ja) | 1988-03-18 |
Family
ID=16928490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23175382A Granted JPS59121420A (ja) | 1982-12-27 | 1982-12-27 | Ｃｍｏｓ型集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121420A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766334A (en) * | 1986-03-07 | 1988-08-23 | The Singer Company | Level clamp for Tri-state CMOS bus structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
| JPS592409A (ja) * | 1982-06-28 | 1984-01-09 | Fujitsu Ltd | 帰還型ラツチ付入力回路 |
-
1982
- 1982-12-27 JP JP23175382A patent/JPS59121420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121420A (ja) | 1984-07-13 |
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