JPS63123178A - メンバーシップ関数発生装置およびファジィ推論装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 シーケンシャル・タイプのファジィ・コンピュータは、
複数のファジィ・メンバーシップ関数を表わす信号を出
力するファジィ・メモリと。

ファジィ・メモリの複数の出力を入力として所定のファ
ジィ演算を実行するファジィ推論エンジンと、出力回路
とから構成される。ファジィ・メモリからあらかじめ定
められた順序にしたがって複数ずつのファジィ・メンバ
ーシップ関数信号が順次出力され、これらを入力してフ
ァジィ推論エンジンで所定のファジィ演算が順次実行さ
れ、ファジィ推論エンジンから順次出力される演算結果
について所定の連結演算が出力回路で行なわれ、出力回
路から最終的な推論結果が得られる（第３４図参照）。

発明の背景 この発明は、ファジィφコンピュータとくにシーケンシ
ャル処理タイプのファジィ弓ンビュータに関する。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く、デ、イジタル・コンピュータ・システムは益々巨
大化しつつある。プログラムが人間のメンタルなレベル
の情報を含んでいない限り、ディジタル・コンピュータ
は任意のプログラムが可能であり、この点でそれは汎用
機械とさえ呼ばれる。

ディジタル・コンピュータ・システムの実現によって人
間の生活２社会が大きく変貌しつつある。

もう１つの偉人な人間の頭脳は１人間が何をどのように
考え、相互にいかにコミュニケートするかについて考察
し、非常に重要な概念「ファジネス」を創出した。Ｌ、
Ａ、Ｚａｄｅｈがファジィ集合の概念を提唱したのが１
９６５年である。それ以来ファジィの理論的検討は数多
くの論文で行なわれているが、その応用の報告はまだ少
なく、それもバイナリイ・ディジタル・コンピュータの
助けを借りてのみ行なわれているのが実情である。

ファジィの研究において１人間の知識は、専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは０
．０〜１．０までの間の領域の数値によって表わされ、
この範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさく値）はバイナリ
イ・コードによって表わされる。このバイナリイ・コー
ドで表わされた値はバイナリイ電子回路において、スト
アされたプログラムにしたがって、繰返し何度も何度も
、ストアされ、転送され、そして演算される。したがっ
て、ディジタル・システムによってファジィ情報を処理
するためには長い時間がかかるという問題がある。さら
に、バイナリイ・コード化された値は信じられない程多
くのストアのためのおよび演＝　　３　− 算のためのディバイスを必要とする。ディジタル・コン
ピュータは上述のように汎用機械ではあるが、ファジィ
情報をリアル・タイムで処理するためには必ずしも最適
なものではない。ここに。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明の概要 この発明は、ファジィ情報の処理に適したハードウェア
・システム、すなわち「ファジィ・□コンピュータ」と
呼ばれる新しいシステム、とくにシーケンシャル処理タ
イプのファジィ・コンピュータを提供することを目的と
する。

この発明によるファジィ・コンピュータは、あらかじめ
定められた順序にしたがって、それぞれ複数本のライン
上に分布した複数のファジ身・メンバーシップ関数電気
信号を順次出力するファジィ・メモリ、ファジィ・メモ
リの複数の出力を入力として、所定のファジィ演算を順
次実行してその結果を出力するファジィ推論エンジン、
およびファジィ推論エンジンから順次出力される名演算
結果について所定の連結演算を行なう出力回路を備えて
いることを特徴とする。

ファジィ・メンバーシップ関数は、複数の変数に対応す
る関数値（グレード）の集合である。この発明では、複
数の変数は複数の信号ラインによって具現化され、ファ
ジィ・メンバーシップ関数の各個はこれらの信号ライン
上に現われるアナログ電気信号によって表わされる。す
なわち、複数本の信号ライン上に分布した電気信号によ
ってファジィ・メンバーシップ関数が表わされる。

この発明によるファジィ・コンピュータにおいては、フ
ァジィ・メモリから、複数のファジィ・メンバーシップ
関数をそれぞれ表わす複数本の信号ライン上にそれぞれ
分布した複数のアナログ電気信号分布が出力され、ファ
ジィ推論エンジンにおいて、これらのアナログ電気信号
にそのままの形態で所定の演算が施こされ、演算結果を
表わすメンバーシップ関数もまた電気信号分布として出
力される。

ファジィ・メンバーシップ関数は従来のディジタル・コ
ンピュータにおけるようにバイナリイ値にコード化され
ていないので、演算の速度が高速化し、リアル・タイム
のファジィ処理が可能となる。この発明によるファジィ
・コンピュータはまさにファジィ情報の処理に最適の形
態をとっている。

一般に最終的なファジィ推論結果を得るためには、多く
のファジィやメンバーシップ関数に対してファジィ推論
を実行し、これらのファジィ推論について所定の連結演
算を行なう。この発明によるファジィ・コンピュータは
シーケンシャル処理タイプのものであり、ファジィ・メ
モリからあらかじめ定められた順序にしたがって複数ず
つのファジィ・メンバーシップ関数信号が順次出力され
、これらを入力してファジィ推論エンジンで所定のファ
ジィ演算が順次実行され、ファジィ推論エンジンから順
次出力される演算結果について所定の連結演算が出力回
路で行なわれ、出力回路から最終的な推論結果が得られ
る。したがって、多数のファジィ推論エンジンを並列に
配置して多数の推論を一挙に行なうタイプのファジィ・
コンピュータに比べて最終結果を得るまでの時間は多少
長くなるが、ファジィ推論エンジンは少なくとも１個で
すむのでそのアーキテクチャが簡素となるという特徴を
もつ。

実施例の説明 １、ファジィ推論 人間の経験則を最も単純化して。

「もしＸがＡならば、ｙはＢである」 （ＩＩ’　ｘ　　ｉｓ　Ａ、　　ｔｈｅｎ　Ｖ　　ｉｓ
　Ｂ）という命題で表現することができる。ここで。

「もしＸがＡならば」は前件部（ａｎｔｅｃｅｄｅｎｔ
）　。

「ｙはＢである」は後件部（Ｃｏｎ５ｅｑｕｅｎｔ）と
呼ばれる。ＡやＢが、「背が高い」　「作者いた人」。

「正の小さな値」等のあいまいな言語情報であるならば
、これらは上述したようにファジィ・メンバーシップ関
数によって特徴づけることが可能である。すなわち、Ａ
、Ｂはファジィ集合である（後述する具体的な回路の説
明では、Ａ、Ｂ等はファジィ・メンバーシップ関数、ま
たはファシイ・メンバーシップ関数を表わす電圧分布を
示す）。

、に記の命題は簡＋４ｔに ＸモＡ　→　ｙ＝Ｂ と表現される。

人間は、前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は古典的なプール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（ｉｍｐｌｉｃａｔｉｏｎ）　：ｘ
＝Ａ→ｙヰＢ プレミス（ｐｒｅｍｉｓｅ）　： ｘ＝Ａ″ 結論（ｃｏｎｃｌｕｓｉｏｎ）　：　ｙ　−Ｂ　−この
推論の形式、すなわちインプリケーションが存在すると
きに、与えられたプレミスから結論を推論することを「
−膜化されたモーダス・ポネンス（ｇｅｎｅｒａｌｌｚ
ｅｄ　ｍｏｄｕｓ　ｐｏｎｅｎｓ）　Ｊという。インプ
リケーションは大前提、プレミスは小前提または前提と
も呼ばれる。

次のように、多数のインプリケーション拳ルールが存在
することもある。

インプリケーション１： ｘ−Ａ　　−＋ｙ＝Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーション２： ｘ＝Ａ　　−＋ｙ＝Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーションｒ： Ｘ″″Ａ　　−１−ｙ　＝　Ｂｒ プ レミスニー 結　　論　：　　Ｙ＝Ｂ　　− 多数のインプリケーションはｅｌｓｅ　（さもなければ
）またはａｎｄ　（かつ）で連結されている。

さらに次の形式の推論もある。

インプリケーション　＝　Ｘ卿Ａ　　−ｙ−Ｂブ　　　
　し　　　　ミ　　　　　ス　　　：　　　　ｙ−Ｂ−
結　　　　　　　　　　　論　　：ｘ−Ａ−この推論形
式は、−膜化されたモーダス・トレンス（ｍｏｄｕｓ　
ｔｏｌｌｅｎｓ）と呼ばれている。

ファジィ・コンピュータは、基本的には上述のインプリ
ケージジン・ルールをストアするファジィ−メモリと、
モーダス・ポネンスのファジィ推論を実行するファジィ
推論エンジンとから構成される（第８１図参照）。

モーダス・ボネンスのファジィ推論をさらに分析してみ
よう。

「ＡからＢへのファジィ関係（１’ｕｚｚｙ　ｒｅｌａ
ｔｉｏｎ１’ｒｏｓ　Ａ　ｔｏ　Ｂ）　Ｊという概念を
考え、これをＲＡＢと表わす（以下、単にＲと略す）。

一般に Ａ−（ａ　　＋’　ａ２　＊　”’＋　　ａｒ　”’＋
　　８１１　　　　　　　　１　　　　　ｍ Ｂ−１ｂ、ｂ２．・・・、ｂｌ、・・・、ｂ　　）Ｉ　
　　　　　　　　Ｊ　　　　　ｎ としたとき、ＡからＢへのファジィ関係Ｒはこのファジ
ィ関係を表わす演算は種々提案されている。詳しくはＭ
ａｓａｈａｒｕ　Ｍｌｚｕｍｏｔｏ　ａｎｄ　Ｈａｎｓ
−Ｊｕｒｇｅｎ　Ｚｌｍｓｅｒｍａｎｎ、　”Ｃｏｍｐ
ａｒｉｓｏｎ　ｏｆ　ＦｕｚｚｙＲｅａｓｏｎｌｎｇ　
Ｍｅｔｈｏｄｓ、Ｆｕｚｚｙ　５ｅｔｓ　ａｎｄ　Ｓｙ
ｓｔｅｍｓＶｏｌ、８＋　ＮＯ，３，ｐｐ、２５３−２
８３．　（１９８２）を参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

ｒ　Ｉｊ−ａ　ｓ　Ａ　ｂ　ｊＭ　Ｉ　Ｎ演算規則ｒ　
　−（ａ　　Ａｂ、）　■（１−ａ、）　　ＭＡＸ規則
１ｊ　ｌコ ｒ　　−１△（１−ａ　　Ａｂ、）　　　算術規則ｉｊ
　　　　　　　　ｉ　　　Ｊ 第（１）式によって表わされたＭＩＮ演算規則が最もよ
く知られており、産業的な応用においてその有効性も証
明されているので、この実施例では第（１）式の演算規
則を採用する。しかしながら。

他の多くの演算規則も適用可能であるのはいうまでもな
い。

上述したように１つのインプリケーション・ルール （ｘ＝Ａ’）が与えられたときに，これらから結論（ｙ
’Ｂ’）を推論する場合の「推論合成規則（ｃｏｍｐｏ
ｓｌｔｉｏｎａｌ　ｒｕｌｅ　ｏｆ’　１ｎｌ’ｅｒｅ
ｎｃｅ）Ｊは，ファジィ関係Ｒを用いて次のように表わ
される。

Ｂ′■Ａ−＊Ｒ −　（ｂ　　’，　　ｂ　　’，・・・、ｂ．’，・・
・、ｂ　］１、　　２　　　　　Ｊ　　　　　ｎ 」１式における＊の演算にも種々の演算が提案されてい
る。たとえばＭＩ　Ｎ／ＭＡＸ演算，代数積／ＭＡＸ演
算を用いるもの等々である。この実施例では，最もよく
使用されているＭ　Ｉ　Ｎ／ＭＡＸ演算を＊の演算とし
て用いる。

したがって、推論合成規則による結論す．は。

コ ＊演算としてＭ　Ｉ　Ｎ／ＭＡＸ演算を用い，ファジィ
関係として第（１）式を用いると，次のように表わされ
る。

ｂ．’−（ａ’Δｒ　　、）　ｖ　（、ａ　２°△「２
ｊ）■・・・コ　　　　　　　１　　　　　１コ Ｖ（ａ　　”△ｒ　、）ｖ・・・Ｖ（ａ’△ｒ　　、）
１　　　　　　　１３　　　　　　　　　　　　　　ｓ
　　　　　　■コー．ＶａＩＡｒ１ｊ　　　　　　　　
　　（２）ｍｌ 帆　　　　。

一ｂ．へ（ｙＢ，Δａ　１）　　　　　（４）Ｊ　　　
　　　　　、４ 第（２）式，第（３）式または第（４）式の演算は上述
したようにファジィ・コンピュータの主要部であるファ
ジィ推論エンジンによって実行される。

これらの式から．ファジィ推論エンジンは，主要にＭＩ
Ｎ回路およびＭＡＸ回路によって構成されることが理解
されよう。

したがって、ファジィ推論エンジンの構成について述べ
る前に、ＭＩＮ回路、ＭＡＮ回路およびその他の基本回
路について説明する。メンバーシップ関数の値（グレー
ド）を示すアナログ電気信号としては電圧信号および電
流信号があるが。

以下では電圧モードで動作する回路を例にとって議論を
すすめる。

２、ＭＩＮ回路、ＭＡＸ回路およびその他の基本回路 （１）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路 バイポーラ・トランジスタを使用して構成したｎ入力１
出力のＭＩＮ回路の一例が第１図（Ａ）に示されている
。入力電圧をｘｌ、　２参−― Ｘ　ｎ　＋　出力電圧を２とすると、この回路はＺ−／
＞ｘｌの演算を行なう。すなわち、最も小さい入力電圧
に等しい出力電圧を発生する。

このＭＩＮ回路はコンパレータ（比較回路）とコンベン
セータ（補償回路）とから構成されている。コンパレー
タは、相互にエミッタが結合されたｎ個のＰＮＰ　）ラ
ンジスタＱＱＱ１１’　　１２’　　１（ ・・・”Ｉｎと、これらのトランジスタを駆動する電流
源としてのトランジスタＱ１とから構成されている。入
力電圧Ｘ　　−Ｘ　　はトランジスタＱ１１〜ｎ Ｑ［ｎのベースにそれぞれ与えられる。トランジスタＱ
ｌのベースには、このトランジスタＱ１に所定の一定電
流Ｉ　が流れるように基準電圧φ１が印加される。トラ
ンジスタＱ１□〜Ｑ１ｎのうち最も低い入力電圧（Ｖ　
　とする）がそのベースに与Ｉｉｎ えられたものが導通状態となるので、他のトランジスタ
はカットオフ状態となる。したがってエミッタにはこの
入力電圧Ｖ　　に導通状態となっｉｎ たトランジスタのエミッタ／ベース電圧をｖＥＢを加え
た電圧、すなわちｖ　　＋ｖ　−△Ｘ　＋ｓｉｎ　　　
ＥＢ　　ｚ　　ｉ Ｖ　が現われる（ＶＥＢは０．７ｖ程度）。２つの入Ｂ 力布圧が等しい値でかつ他の入力電圧よりも低い場合に
は、この２つの入力電圧が入力したトランジスタに１１
／２ずつの電流が流れるので、同じ結果になる。３つ以
上の入力電圧が等しくかつ他の入力端子よりも低い場合
にも同じである。

コンベンセータは、コンパレータの出力にＭＩＮ演算誤
差として現われる電圧ｖＥＢを補償するものである。こ
のコンペンセータは、ＮＰＮトランジスタＱ２と、この
トランジスタＱ２を電流駆動するために電流源として働
くトランジスタＱ３とから構成されている。トランジス
タＱ３のベースには、一定電流■２を流すために必要な
電圧φ２が印加されている。トランジスタＱ２のエミッ
タがこのＭＩＮ回路の出力端子に接続されている。コン
パレータの出力電圧からトランジスタＱ２のベース／エ
ミッタ電圧ｖＢＥが減算される結果、出力電圧２はＡ　
ｚ　１を表わすことになる。

電流源・とじて働くトランジスタＱ　　、Ｑ　　は抵抗
に置きかえることもできる。また、エミッタが電源■ｃ
ｃに接続された１つのＰＮＰトランジスタを新たに設け
、このトランジスタとトランジスタＱ１とで電流ミラー
を構成する。そして、新たに設けたトランジスタに直列
に接続された抵抗を調整することによって所望の電流１
１を流すようにすることもできる。

第１図（Ｂ）は改良されたＭＩＮ回路を示している。こ
の回路において第１図（Ａ）に示すものと同一物には同
一符号が付けられている。

第１図（Ａ）のＭＩＮ回路において、トランジスタＱ１
、〜Ｑ１．のｖＥＢを、これらは必ずしも同じ値とは限
らないが、トランジスタＱ１１をその代表と考え仮にＶ
　、とする。トランジスタＱ２のＢＩ Ｖ　をＶ　　とする。コンペンセータによってＢＥ　　
　ＢＥ２ ＭＩＮ演算におけるエラーが完全に補償されるのはＶ、
−Ｖ　　　のときである。すなわち、トラＥＢ＋　　　
ＢＥ２ ンジスタＱ　　−Ｑ　　およびＱ２が全く同一のＶｌｌ
　　　　　１ｎ　　　　　　　　　　　　　　　　　　
　　　　ＥＢ−１（またはｖＢＥ−■Ｅ）特性をもって
いるとすれば、Ｉ−１，のときエラーは０になる。第■ １図（Ａ）の回路でＩ　　−Ｉ２とするためには電圧■ φ　、φ２を調整しなければならない。

第１図（Ｂ）の改良された回路において、トランジスタ
Ｑ　に直列にトランジスタＱ４を設け、このトランジス
タＱ　とトランジスタＱ１とで電流ミラーを構成する。

トランジスタＱ２に一定電流Ｉ２を流せば、トランジス
タＱｌにも１１−１２となる電流■１が流れることにな
り、電圧φ１゜φ２の調整は不要となる。さらに、＠流
源としてのトランジスタＱ３と電流ミラーを構成するト
ランジスタＱ５を設け、このトランジスタＱ５をＩｏの
電流源で駆動すれば、常に１２　＝Ｉ　ｏとなる。すな
わち、電源電圧Ｖ　　、　　Ｖ　ＥＲの変動に関Ｃ 係なく常に一定の電流を流すことができ、電源電圧変動
にきわめて強い回路となる。他のＭＩＮ回路の電流源と
してのトランジスタＱ６も、また、トランジスタＱ５と
電流ミラーを形成させることによって、１つの電流源Ｉ
。で駆動することが可能となる。

もっとも、この改良はきわめて厳密な演算を考慮した場
合に有効となるが２後にコンドロールドＭＩ　Ｎ−ＭＡ
Ｘ回路で述べるように、電流１１と工２が異なっていて
も実用上は問題とならない。

第２図はＭＡＸ回路の一例を示している。このＭＡＸ回
路モまたコンパレータとコンペンセータとから構成され
ている。コンパレータは、入力電圧Ｘ　　、Ｘ　　、・
・・、Ｘ　によってベース制御され１　　　　　２　　
　　　　　　　ｎ かつエミッタが相互に結合されたＮＰＮ　）ランジスタ
Ｑ　　、Ｑ　　、・・・”２ｎと、これらのトランジス
タを電流駆動するためのトランジスタＱ７とから構成さ
れている。トランジスタＱ２１〜Ｑ２ｎのうち最も高い
入力電圧（これをＶ　　とする）が与ｆｆ１ａ！ えられたトランジスタのみが導通状態となってエミッタ
にｖ−ｖＢＥの電圧が現われる。この−１ａＸ ｖＢＥのエラーが、ＰＮＰトランジスタＱ９と電流源と
してのトランジスタＱ８とからなるコンペンセータによ
って補償される結果、出力端子にはｖｆｆｌａｘ−Ｙｘ
ｎの出力電圧２が得られる。このＭＡＸ回路もまた。第
１図（Ｂ）に示した考え方にしたがって改良することが
可能であるのはいうまでもない。

これらのＭＩＮ回路、ＭＡＸ回路において、入力電圧Ｘ
１−Ｘ、はファジィ真理値（メンバーシップ関数の各個
【グレード））を表わしている。ファジィ真理値は０か
ら１までの連続的な値［０，１］をとる。これに対応し
て入力電圧は。

たとえば［ＯＶ、　　５　Ｖ］に設定される。

上述のＭＩＮ回路、ＭＡＸ回路のコンパレータにおける
すべてのトランジスタはエミッタにおいて相互に結合し
ているので、この回路をエミッタ・カップルド・ファジ
ィ・ロジック・ゲート（ＥＣＦＬゲート）と名づける。

上述のＭＩＮ回路、ＭＡＸ回路は、電流源（トランジス
タＱ　　、Ｑ３．Ｑ７．Ｑ８）によって駆■ 動される２つのエミッタ・フロアのカスケード接続であ
ると考えることができる。したがって、これらは非常に
高い入力インピーダンスおよび非常に低い出力インピー
ダンスを示す。この事実は。

これらの回路が外部ノイズや信号のクロス・トークに強
いことを示し、後段に多くの回路を接続することができ
ることを意味している。

また、」二連のＭＩＮ回路、ＭＡＸ回路は電流源によっ
て駆動されるので各トランジスタでの飽和は生じない。

すなわちベース領域における小数キャリアの蓄積効果は
起こらない。したがって。

これらの回路は非常に速い演算速度を示す。実験による
と応答速度は１０ｎｓｅｃ以下であった。

さらに、上述の回路の入力端子の１またはいく−　　２
０　　一 つかをオープンにしても２回路全体の入／出力静特性は
影響を受けない。このことは、大規模システムを構築す
るために非常に重要である。

さらに上述の回路において、ＰＮＰ、ＮＰＮトランジス
タをｐチャネル、ｎチャネルＭＯ８ＦＥＴにそれぞれ置
きかえることも可能である。

以上のことは、上述のＭＩＮ回路、ＭＡＸ回路のみなら
ず、以下に述べるすべての回路にあてはまる。

（２）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路の分類次に、ＭＩ
Ｎ回路、ＭＡＸ回路の発展形を考察するとともに、ファ
ジィ推論エンジンを構成する回路の説明の便宜のために
、これらをいくつかの形態に分類しておく。

第１図に示すＭＩＮ回路において、２つの入力Ｘ、Ｘ２
のみを考えるために他の入力のため■ のトランジスタＱ１３〜Ｑ１ｎを省略する。また入力Ｘ
　１＋　　Ｘ　２をそれぞれｘ、ｙと置く。するとこの
ＭＩＮ回路はＺ−ｘＡｙの演算を行なう２人力１出力の
ＭＩＮ回路となる。このような２人力１出力のＭＩＮ回
路をｎ個用意すると、第３図（Ａ）に示すように、２ｎ
人力（Ｘ　Ｌ　Ｉ　　２　　・・・Ｘｎ”　ｌ”　２．
”’、　Ｖ　　）　ｎ出力（ｚｌ。

Ｚ２＋・・・、ｚ　　）のＭＩＮ回路となる。この回路
において、対応する入力Ｘ、とｙ、とによって１つの出
力ｚ１がｚｉ＝ｘｉＡｙｉとして得られる。したがって
、このタイプのＭＩＮ回路はコレスポンディングＭＩＮ
回路（略してＣ−ＭＩＮという）と呼ぶことにする。同
じようにして。

ｚ　　−ｘ　　ｖ　ｙ　、　　（ｉ　＝　１〜ｎ　）の
ＭＡＸ演算をｊ　　　　、１ 行なう２ｎ入力ｎ出力のＭＡＸ回路をコレスポンディン
グＭＡＸ回路（略してＣ−ＭＡＸという）と呼ぶ。

Ｃ−ＭＩＮ、Ｃ−ＭＡＸは、第３図（Ｂ）に示されるよ
うに記号化される。バスの記号と同じような肉太の矢印
はｎ本の信号ラインを表わしている。この矢印の内部に
記入されたｎは信号ライン数を示す。ファジィ・メンバ
ーシップ関数Ｘ。

Ｙのｎ個の６値が各信号ライン上に分布した電圧として
表わされる。したがって、Ｃ−ＭＩＮ。

Ｃ−ＭＡＸは２つのメンバーシップ関数Ｘ、ＹのＭＩＮ
演算、ＭＡＸ演算をそれぞれ行なうための回路であると
いうことができる。演算により生成されたメンバーシッ
プ関数２のｎ個の６値を表わす電圧もまたｎ本の信号ラ
イン上に分布として現われる。

上述のＣ−ＭＩＮ、Ｃ−ＭＡＸとは対照的に。

第１図、第２図に示したｎ入力１出力のＭＩＮ回路、Ｍ
ＡＸ回路は、ｎ個の入力信号のアンサンプル演算結果を
出力するので、アンサンプルＭＩＮ回路、アンサンプル
ＭＡＸ回路（略してＥ−ＭＩＮ、Ｅ−ＭＡＸという）と
呼ぶ。これらの回路は、第４図（Ａ）に示すように簡単
化して示され、また第４図（Ｂ）のように記号化される
。

さらに、もう１つの特殊なＭＩＮ回路を提案しておく。

それは、上述した「ＡからＢへのファジィ関係」を実行
するデカルト積（または直積）ＭＩＮ回路（Ｃａｒｔｅ
ｓｉａｎ　ｐｒｏｄｕｃｔ　ＭＩＮ　ｃＩｒｅｕｉｔ：
略してＣＰ−ＭＩＮという）である。第（１）式で示し
たように、この実施例ではファジィ関係を表す演算とし
てＭＩＮ演算規則を採用している。

このＣＰ−ＭＩＮは。

Ａｘ　ｉａ　　、ａ２．−、ａ、、−、ａ　　）Ｉ　　
　　　　　　　　　　　　　　１ａＢ−（ｂ、ｂ２．・
・・、ｂ、、・・・、ｂ　　１１　　　　　　　　Ｊｎ を入力として、ファジィ関係 ｒ１ｊ″″ａＩＡｂｊ を出力する回路である。

ＣＰ−ＭＩＮの記号が第５図（Ａ）に、単純化した回路
が第５図（Ｂ）にそれぞれ示されている。そして、第５
図（Ｂ）にａ、、ｂ、およびｒｌ、のライＩ　　　　　
　Ｊ　　　　　　　　　　　ＩＪンの交叉として記号化
された回路の具体例が第６図に示されている。第６図の
回路は、第１図のＭＩＮ回路のトランジスタＱ１３〜Ｑ
１ｎを省略して２人力に変形されたＭＩＮ回路である。

第６図において第１図に示すものと同一物に同一符号が
付けられている。

（３）トランケーション回路 トランケーション回路は、第７図に示すように、入力す
るメンバーシップ関数Ｘをある値ａで裁断するもので、
この裁断結果得られるメンバーシップ関数Ｘ゛を出力す
る。この回路は、後に示すように、　Ｍ　Ｉ　Ｎ、　Ｍ
−ＡＸ演算を用いたファジィ推論エンジンを構築するた
めに使用される。トランケーション回路′は、ｎ個の入
力、１個のトランケ、−ティング人力ａおよびｎ個の出
力をもつ。

トランケーション回路の具体例が第８図に示されている
。ファジィ・メンバーシップ関数Ｘを表わすｎ個の入力
はＸｌ　、Ｘ２　＋　・・・、Ｘ　で、トランケートさ
れた出力ファジィ・メンバーシップ関数Ｘ′はｘ　　’
、　　ｘ　　’、・・・、Ｘ　　°でそれぞれ表わさ１
　　　　　２　　　　　　　　　ｎ れている。この回路は、２人力１出力のＭＩＮ回路をｎ
個並列に設け（すなわちＣ−ＭＩＮ）、かつ各ＭＩＮの
一方の入力を相互に接続してトランケーティング人力ａ
としたものということができる。また、トランケータと
コンペンセータとから構成されているということもでき
る。

（４）Ｍ　Ｉ　Ｎ−ＭＡＸ回路、ＭＡＸ−ＭＩＮ回路Ｍ
ＩＮ回路とＭＡＸ回路のカスケード接続は。

後述するファジィ推論エンジンの構築のためによく用い
られる。第９図はこのようなカスケード接続の例を示し
ている。第９図（Ａ）において１ｍ人力のＥ−ＭＩＮと
ｎ入力のＥ−ＭＩＮの出力側が２人力のＭＡＸ回路の入
力側に接続されている。

第９図（Ｂ）には１ｍ入力のＥ−ＭＡＸとｎ入力のＥ−
ＭＡＸの後段に２人力ＭＩＮ回路が接続された回路が示
されている。ＮＩＮ回路とＭＡＸ回路のカスケード接続
の例はこれらに限られるものではなく、Ｃ−ＭＩＮとＥ
−ＭＡＸとのカスケード接続、複数の並列に設けられた
Ｅ−ＭＩＮとＥ−ＭＡＸとの接続等々が考えられる。

第１図（Ａ）および第２図に示した具体的なＭＩＮ回路
、ＭＡＸ回路を利用して、第９図（Ａ）に示す回路を具
体化したものが第１０図に示されている。一方のＥ−Ｍ
ＩＮおよびＭＡＸ回路の構成素子の符号としては第１図
（Ａ）および第２図に示すものが採用されている。ただ
し、トランジスタＱ　にはＱｌ−符号が付けられている
。また、他１、ｎ 方のＥ−ＭＩＮにおいては一方のＥ−ＭＩＮの対応する
素子の符号にダッシュを付けである。トランジスタＱ１
１１に対応するトランジスタには初号Ｑ　゛が付けられ
ている。

ｎ 第１０図において、Ｅ−ＭＩＮのコンベンセータ（トラ
ンジスタＱ２）は、前述したように、前段のコンパレー
タのエミッタ接合における正の電圧シフトを補償するも
のである。また、２人力ＭＡＸ回路におけるコンベンセ
ータ（トランジスタＱ９）は前段のコンパレータのエミ
ッタ接合における負の電圧シフトを補償するものである
。Ｅ−ＭＩＮのコンベンセータとＭＡＸ回路のコンベン
セータとは互いに逆方向の電圧シフトを補償しているか
ら、これらのコンベンセータを省略しても、最終出力２
の値に変化はない。

この考え方にしたがって９両コンペンセータを省略する
ことによって構成した回路が第１１図に示されている。

第１０図の回路との比較によって、第１１図の回路はき
わめて簡素化されていることが理解できよう。これによ
って、トランジスタを節約し、動作速度を高速化し、電
力消費を低減させることができる。このコンペンセータ
省略技術は。

ＭＡＸ回路とＭＩＮ回路のカスケード接続またはトラン
ケーション回路とＭＡＸ回路のカスケード接続にも有効
に使用できるのはいうまでもない。

（５）コンドロールドＭＩＮ−ＭＡＸ回路コンドロール
ドＭＩ　Ｎ−ＭＡＸ回路は、制御入力に応じてＭＩＮ回
路またはＭＡＸ回路として働く回路であり、その−例が
第１２図に示されている。この回路は、２つの信号人力
Ｘ＋　　Ｙ＋　　１つの制御人力Ｃおよび１つの出力２
をもつ。

第１２図の回路は、第１１図のＭ　Ｉ　Ｎ−ＭＡＸ回路
におけるＥ−ＭＩＮのトランジスタＱ１２〜Ｑ１゜Ｑ　
°〜Ｑ　°を省略することによって構成され１２　　　
　　１ｎ る。そして、トランジスタＱ、Ｑ’のベースに信号人力
ｘ、ｙがそれぞれ与えられている。

さらに、トランジスタＱ　とＱ　°のエミッタ間に、制
御人力Ｃによって制御されるアナログ・スイッチが接続
されている。このアナログ・スイッチは並列に接続され
た１対のｎチャネルおよびｐチャネルＭＯ８ＦＥＴ　　
Ｑ　　およびＱ３２から構成されており、ＦＥＴＱ３．
のゲートには制御人力Ｃが直接に、ＦＥＴ　Ｑ３２のゲ
ートには制御人力Ｃがインバータで反転されてそれぞれ
与えられる。

制御人力Ｃはバイナリイ値、すなわちＨレベル（たとえ
ば５Ｖ）およびＬレベル（たとえばＯＶ）をとる。制御
人力ＣがＬレベルの場合にはアナログ・スイッチはオフ
となる。この場合には第１２図の回路は、まさに第１１
図の回路からトランジスタＱ−Ｑ、Ｑ’〜Ｑ　°を除去
した１２　　１１１１２　　　　Ｉｎ 回路と同じになるから、ｚ”（△ｘ）　Ｖ　（△ｙ）Ｗ
ＸＶ）Ｉの出力が得られ（△Ｘ、△ｙはｘ、ｙに等しく
、演算としては意味をもたないが第１１図とのアナロジ
イ上このように表現した）ＭＡＸ回路として働く。制御
人力ＣがＨレベルの場合には、アナログ・スイッチがオ
ンとなりトランジスタＱ、Ｑ’がコンパレータ、トラン
ジスタＱ　　、Ｑ　　のいずれか一方がコンペンセータ
として作用するので、ＭＩＮ回路となる（第１図（Ａ）
の回路と比較せよ）。このとき、２つの電流源Ｑ、Ｑ’
が存在するので、トランジスタＱ、Ｑ’のうち導通状態
となったトランジス夕には両型流源Ｑ　　、Ｑ”からの
加算電流が流れｌす る。このため、導通状態となったトランジスタのエミッ
タ接合における電圧シフトはやや大きくなり、コンペン
セータによる補償に若干のエラーが生じる。しかしなが
ら、このエラーは実用上は殆んど問題にならない。とい
うのは、トランジスタのＶ。Ｂ　　’Ｒ特性はきわめて
急峻な立上りをもっているからである。実験によると、
エミッタ電流が５ｍＡのときｖＥＢは０．７１　Ｖ　、
　１０ｍＡノときｖＩＥＢは０．７２５Ｖであった。し
たがって、エミッタ電流■　がたとえ２倍になったとし
てもｖＥＢにはＯ，０１５Ｖの差しか現われない。信号
人力Ｘまたはｙが０〜５ｖの範囲で変化するとすると（
ファジィ真理値０〜１に対応）　、　　０．０１５Ｖは
完全に無視できる値である。

３、ファジィ推論エンジン （１）基本的な推論エンジン 上述したモーダス・ボネンスのファジィ推論を実行する
ユニットであるファジィ推論エンジンについて述べる。

まず、インプリケーションの前件部に１つのファジィ命
題（上述した「もしＸがＡならば：　ｘ−ＡＪ　）のみ
を含む簡単な推論を実行する基本的な推論エンジンにつ
いて説明し１次により複雑な推論を実行する拡張された
ファジィ推論エンジン（拡張推論エンジン）について述
べる。

簡単な推論を実行する基本的なファジィ推論エンジンの
概念が第１３図に示されている。この推論エンジンは、
上述したファジィ推論の合成規則に基づいて与えられた
ファジィ命題に対応するファジィ・メンバーシップ関数
Ａ、ＢおよびＡ゛を入力として、結論を表わすファジィ
・メンパージツブ関数Ｂ″を出力するものである。これ
らのファジィ・メンバーシップ関数Ａ、Ｂ、Ａ−および
Ｂ′は、ファジィ集合の要素に対応するｍ本またはｎ本
の信号ライン上に分布したアナログ電圧によって具現化
される。

基本的なファジィ推論エンジンは、上述した第（２）式
、第（３）式または第（４）式の演算を実行する回路で
ある。第（２）、　（３）、　（４）式に対応して少な
くとも３種類のファジィ推論エンジンの構成が考えられ
るので、これらをタイプ［１］、　［２］、　［３１と
する。

（２）タイプ［１］ タイプ［１］の基本的なファジィ推論エンジンは第（２
）式の演算を実行するものであり、第１４図にそのブロ
ック図が示されている。ｍ本の信号ライン上に分布した
ファジィ・メンバーシップ関数Ａを表わす電圧入力とｎ
本の信号ライン上に分布したファジィ・メンバーシップ
関数Ｂを表わす電圧入力がＣＰ−ＭＩＮＩＩに与えられ
、ここでＡからＢへのファジィ関係Ｒを表わすｎＸｍ個
の出力型圧信号（ｒ、、ｊ−１〜ｎ）が得られる。ｎ個
のＣ−ＭＩＮ１２が設けられており、各Ｃ−ＭＩＮ１２
にファジィ・メンバーシップ関数Ａ′を表わす信号（ｍ
個の電圧信号の集合）と上記のＣＰ−ＭＩＮ演算結果を
表わす信号ｒ、（ｒ、はｎ個の電圧Ｊ を信号よりなる）とがそれぞれ与えられる。各Ｃ−ＭＩ
Ｎ１２の出力はａ　　Ａｒｌｊ（ｉｓｍｌ　〜ｎ）を■ 表わすｍ個の電圧信号よりなる。さらにｎ個のＥ−Ｍ　
Ａ　Ｘ　１３が設けられており、各Ｅ−ＭＡＸ１３で入
力するｍ個の電圧信号のＭＡＸ演算が行なわれる。した
がって、ｎ個のＥ−ＭＡＸ１３のｎ本の出力信号ライン
上に分布したアナログ電圧す、°の集合としての結論を
表わすファジィ・メンバーシップ関数Ｂ−を得ることが
できる。

Ｃ−ＭＩＮ１２とＥ−ＭＡＸ１３のカスケード接続にお
いて、上述したようにコンペンセータを省略することが
可能である。

（３）タイプ［２］ タイプ［２］の基本的なファジィ推論エンジンは第（３
）式の演算を実行するものであり、第１５図にそのブロ
ック図の一部が示されている。すべてのｊ（ｊ＝１〜ｎ
）についてａ１°△ａｌＡｂｊ　（ｉ−１〜ｍ）の演算
を実行する必要がある。このため、各ｊの値に対してｍ
個のＥ−ＭＩＮ２１が設けられ、“各Ｅ−ＭＩＮ２１に
す、、ａ、’、ａ、　　（ｉ　−１〜ｍ）の電圧信号が
入力している。合計ｎＸｍ個のＥ−ＭＩＮが必要である
。各ｊの値に対してｍ個のＥ−ＭＩＮ２１のｍ個の出力
がＥ−ＭＡＸ２２に送られる。ｎ個のＥ−ＭＡＸ回路２
２が設けられており、各Ｅ−ＭＡＸ２２から出力電圧す
、’（ｊ−１〜ｎ）が得られる。

この回路においてもＥ−ＭＩＮ２１とＥ−ＭＡＸ２２と
のカスケード接続においてコンベンセータを省略するこ
とができる。

第１６図は、ｉ１５図に示すブロック図のうち１つのす
、（具体的にはｂｌｏ）を得るための具体内口路構成を
示している。Ｅ−ＭＩＮ２１およびＥ−ＭＡＸ２２にお
いて、第１図（Ａ）および第２図に示すものと同一物に
は同一符号が付けられているので。

その構成を容易に理解することができよう。Ｅ−ＭＩＮ
２１の電流源として働くトランジスタＱ１と新たに設け
られたトランジスタＱ３３とによってマルチ出力電流ミ
ラーが構成されており、トランジスタＱ　は電流源Ｉ　
によって駆動される。したかって、簡単な構成ですべて
のＥ−ＭＩＮ２１が等しい電流で駆動されることになる
。同じようにＥ−ＭＡＸ２２の電流源としてのトランジ
スタＱ７は新たに設けられたトランジスタＱ３４と電流
ミラーを構成しており、電流源１１□によって駆動され
る。

（４）タイプ［３］ タイプ［３］の基本的なファジィ推論エンジンは第（４
）式の演算を実行する・ものであり、そのブロック図が
第１７図に示されている。それぞれｍ本の信号ライン上
に分布したファジィ・メンバーシップ関数Ａ、Ａ−を表
わす電圧がＣ−ＭＡＸ３１に与えられ、ここでａ、°△
ａ１　（ｉ−１〜ｍ）のＭＩＮ演算が行なわれる。その
ｍ個の出力電圧はＥ−ＭＡＸ３２に入力する。このＥ−
ＭＡＸ２２の出力はａ　°Δａ　を表わし、トランケー
、ｌｉ （、ａＩ ティング人力ａとしてトランケーション回路３３に与え
られる。他方、トランケーション回路３３にはｎ本の信
号ライン上に分布したファジィ・メンバーシップ関数Ｂ
を表わす電圧（ｂ、、ｊ−１〜コ ｎ）が入力している。結局、トランケーション回路３３
で第（４）式の演算が行なわれ、ｎ本の出力ライン上に
分布したアナログ電圧す、°の集合としての結論Ｂ′を
得ることができる。

このタイプ［３］のファジィ推論エンジンの具体的な電
子回路が第１８図に示されている。これらの図において
、第１図（Ａ）、第２図、第８図および第１６図に示す
ものに対応する素子には同一符号が付けられている。Ｃ
−ＭＩＮ３１とＥ−ＭＡＸ３２のカスケード接続におい
てコンペンセータは省略されている。トランケーション
回路３３は第８図に示すものと全く同じである。Ｃ−Ｍ
ＩＮ３１のｍ個の電流源としてのトランジスタＱ１は、
トランケーション回路３３のトランジスタＱ１とともに
。

トランジスタＱ３３とマルチ出力電流ミラーを構成して
いる。Ｅ−ＭＡＸ３２における電流源としてのトランジ
スタＱ　は、トランケーション回路３３のトランジスタ
Ｑ　とともにトランジスタＱ３４と７ルチ出力電流ミラ
ーを構成している。

タイプ［３］の推論エンジンは、他のタイプ［１１およ
び［２］の推論エンジンに比べてその構成が非常に簡素
になっている。このタイプ［３］の推論エンジンは、ト
ランジスタＱ　　、Ｑ　　を除くと。

（４ｍ＋５ｎ＋１）個のトランジスタによって構成され
る。モノリシックＩＣの形ではなく。

個別部品のバイポーラ・トランジスタを用いた実験によ
って、　１００ｎｓｅｃ　　（１Ｏ−７ｓｅｃ）ノ演算
速度が得られた。これは、この基本的な推論エンジンは
１秒間に実に１０．０００．０００回のファジィ推論を
実現できることを意味している（ｌＯＭｃｇａ　ＦＩＰ
Ｓ　：　ＦＩＰＳ　−Ｐｕｚｚｙ　Ｉｎｆｅｒｅｎｃｅ
ｓ　Ｐｅｒ　５ｅｃｏｎｄ）。

（５）拡張推論エンジン 次に示すように、インプリケーションの前件部に２つの
ファジィ命題を含む推論が必要となることがある。これ
が拡張ファジィ推論と呼ばれるものである。インプリケ
ーションの前件部は「かつ／または（ａｎｄｌｏｒ）　
Ｊによって結合されている。

「かつ（ａｎｄ）Ｊまたは「または（ｏｒ）Ｊのいずれ
か一方が選択される。

インプリケーション： ＸがＡでかつ／またはｙがＢなら ば、２はＣである （＋ｒ　ｘ　ｉｓ　Ａ　ａｎｄｌｏｒ　ｙ　ｉｓ　Ｂ、
　ｔｈｅｎ　ｚ　ｉｓ　Ｃ）プレミス：ＸはＡｏでかつ
／またはｙはＢｏである結　　論：２はＣ′である。

これは次のように記号で表現される インプリケーション： ｘ−Ａ　ａｎｄｌｏｒ　ｙ−Ｂ−４ｚ−Ｃブ　　し　　
ミ　　ス　：ｘ−Ａ　　″　　ａｎｄｌｏｒ　　ｙ　　
＝　　Ｂ　　’結　　　　　　論　：ｚ−Ｃ− この拡張ファジィ推論は、拡張ファジィ推論エンジンに
よって実行される。拡張推論エンジンの概念が第１９図
に示されている。入力はファジィ争メンバーシップ関数
Ａ、Ｂ、Ｃ，Ａ−およびＢ′、ならびに「かつ／または
」の結合を選択するための結合選択Ｃである。出力は結
論を表わすファジィ・メンバーシップ関数Ｃ′となる。

ファジィ中メンバーシップ関数Ａ、Ａ−はｎ本の信号ラ
イン上に分布した電圧によって、Ｂ、Ｂ−はｍ′本の信
号ライン上に分布した電圧によって。

Ｃはｎ本の信号ライン上に分布した電圧によってそれぞ
れ表わされる。

第２０図はこの拡張された推論エンジンの構成を示して
おり、これは第１７図に示すタイプ［３］の基本的な推
論エンジンの構成を若干修正することによって得られる
。ファジィ・メンバーシップ関数ＡとＡ′との間でＣ−
・ＭＩＮ演算が行なわれ（Ｃ−Ｍ　Ｉ　Ｎ３１Ａ）　、
その結果を表わすｍ個の電圧のＥ−ＭＡＸ演算が行なわ
れる（Ｅ−ＭＡＸ３２Ａ）。ファジィ・メンバーシップ
関数ＢとＢ′とについてもＣ−ＭＩＮ、Ｅ−ＭＡＸの演
算が行なわれる（Ｃ−ＭＩＮ３１Ｂ、Ｅ−ＭＡＸ３２Ｂ
）。結合「かつ（ａｎｄ）Ｊはこの実施例ではＭＩＮ演
算によって、［または（ｏｒ）ＪはＭＡＸ演算によって
それぞれ実現される。この結合の演算と選択が容易に可
能となるように、上述したコンドロールドＭＩ　Ｎ−Ｍ
ＡＸ回路３４が用いられる。２つのＥ−ＭＡＸの演算結
果はこのコンドロールドＭ　Ｉ　Ｎ−ＭＡＸ回路３４に
入力する。そして、「かつ」か「または」を選択するた
めの結合選択入力信号ＣがコンドロールドＭＩＮ−ＭＡ
Ｘ回路３４の制御入力として与えられる。ファジィ・メ
ンバーシップ関数Ｃはトランケーション回路３３に与え
られ、そのトランケーショング信号としてコンドロール
ドＭＩＮ−ＭＡＸ回路３４の出力ａが与えられる。トラ
ンケーション回路３３から結論Ｃ′を表わすファジィ・
メンバーシップ関数の電圧分布が得られる。

４、ファジィ令メモリ （１）ファジィ・メモリの概念 ファジィ・メモリの機能はファジィ・メンバーシップ関
数をストアすることにあり、指定されたファジィ・メン
バーシップ関数を複数本の信号ライン上における電圧分
布として出力するものである。

複数のファジィ・メンバーシップ関数をストアしかつ読
出すことのできるファジィ・メモリの基本概念が第２１
図に示されている。ファジィ・メモリは−、ファジィ・
メンバーシップ関数のラベルをストアするラベル・メモ
リ４１．ラベル・メモリ４１から読出されたラベルを表
わすコードをストアするレジスタ４２およびラベルをフ
ァジィ化することによってラベルに対応した電圧分布を
出力するメンバーシップ関数発生回路４３から構成され
ている。ラベルとはファジィ・メンバーシップ関数を表
わすワードと考えてよい。ラベル・メモリ４１およびレ
ジスタ４２はバイナリイ・ディバイスであり、ラベル・
メモリ４１はたとえばバイナリイＲＡＭである。

メンバーシップ関数発生回路４３は、複数の信号ライン
上に所定の電圧分布を発生する電圧分布発生回路４４２
発生した電圧分布を所定の出力信号ライン上に送り出す
ためのスイッチ・アレイ４５およびラベル・メモリ４１
から読出されたラベルを表わすコードを解読してスイッ
チ・アレイ４５のスイッチを制御するデコーダ４Ｂから
構成されている。電圧分布発生回路４４から発生する電
圧分布の形ばあらかじ−め定められているが、この電圧
分布の出力信号ライン上の位置がデコーダ４６の出力に
よって制御されるスイッチ・アレイ４５によって変化さ
せられる。したがって、ラベル・メモリ４１から読出さ
れたラベルに対応したファジィ・メンバーシップ関数を
表わす電圧分布が出力ラインに現われる。

このファジィφメそりは、ファジィ壷メンバーシップ関
数のグレード（各関数値）を多数のバイナリイ・コード
に変換して記憶するのではなく。

ファジィ・メンバーシップ関数のラベルを記憶している
ので、バイナリイ・メモリ（メモリ４１）の容量がきわ
めて少なくてすむ。たとえば、ストアすべきファジィ・
メンバーシップ関数の種類が８個以下であれば、それら
のラベルは３ビツト会コードで表わされるので、１つの
ファジィ・メンバーシップ関数を３ビツトでストアする
ことができる。また１通常のバイナリイ・メモリのアク
セス時間は、アナログ・メモリのそれに比べてきわめて
高速であるので、高速読出しが可能である。

しかも、最終的にはアナログ電圧分布によって表わされ
るファジィ・メンバーシップ関数を得ることができる。

さらに、バイナリイ・コードによる記憶であるからノイ
ズに対して強いという特徴もある。

以下にいくつかのファジィ・メンバーシップ関数発生回
路の具体例について説明するが、ここでは７種類のファ
ジィ・メンバーシップ関数が発生する。これらのメンバ
ーシップ関数のラベルをＮＬ、ＮＭ、ＮＳ、ＺＲ，ＰＳ
、ＰＭおよびＰＬとし、これらはそれぞれ負の大きな値
（ｎｅｇａｔ　ｌｙｅｌａｒｇｅ）、負の中くらいの値
（ｎｅｇａｔｉｖｅ　ｍｅｄｉｕｍ）　。

負の小さな値（ｎｅｇａｔｉｖｅ　ｓｅ＋ａｌＤ　＋零
（ｚｅｒｏ）　。

正の小さな値（ｐｏｓｉｔｉｖｅ　ｓｍａｌｌ）　、正
の中くらいの値（ｐｏｓｉｔｉｖｅ　ＩＩｅｄｉｕｍ）
および正の大きな値（ｐＯ８ｉｔｉＶ１３　ｌａｒｇｅ
）という言語情報を表現するものとする。また、ファジ
ィ・メンバーシップ関数の変数の領域における点の数（
ファジィ集合の要素の数に対応）は２５に制限されてい
るものとする。したがって、ファジィ・メンバーシップ
関数発生回路の出力端子は２５個である。

（２）スイッチ・マトリクスを用いたファジィ・メンバ
ーシップ関数発生回路 第２２図および第２３図は、スイッチ・アレイとしてス
イッチ・マトリクスを使用したファジィ・メンバーシッ
プ関数発生回路の例を示している。第２２図において、
ファジィ・メンバーシップ関数発生回路のθ〜２４まで
番号が付けられた出力端子の下方に、これらの出力端子
から出力される７種類のファジィ・メンバーシップ関数
が図示されている。

出力されるファジィ・メンバーシップ関数の値は、簡単
のために４レベルに量子化されている。

この４レベルは、たとえば０．　１．７．　３．３およ
び５、ＯＶの電圧に対応する。この４つのレベルは電圧
分布発生回路４４Ａによって規定される。この回路４４
Ａ　ｉ、：　ハ、　　１．７．　３．３および５．Ｏｖ
ノ３つノファジィ真理値電圧源４４ａ、　４４ｂおよび
４４ｃが設けられている。またこの回路４４Ａから第２
２図で斜めに引かれた５本の電圧ラインＶＬがのびてお
り、中央のラインは電圧源４４ｃに、その両側のライン
は電圧源４４ｂに、最も外側の２本のラインは電圧源４
４ａにそれぞれ接続されている。

デコーダ４８Ａは１オブ８デコーダである。このデコー
ダ４６Ａにはレジスタ４２から与えられるラベルを表わ
す３ビツト（Ｃ、Ｃ２，Ｃ３）のパイナリイ信号が入力
している。デコーダ４６Ａはこの人力信号の表わすコー
ドに応じて８つの出力端子のいずれかにＨレベルの信号
を出力する。８つの出力端子は、指定なしおよび上述の
７種類のラベルに対応している。たとえば、入力コード
信号が０００のときには指定なしの出力端子に、００１
のときにはＮＬの出力端子にそれぞれＨレベルの信号が
出力される。これらの出力端子からは、指定なしの出力
端子を除いて、第２２図に水平なラインで示された信号
ラインＳＬがのびている。

スイッチ・マトリクス４５Ａにおいて、電圧ラインＶＬ
と信号ラインＳＬの所定の交差点から２５の出力端に出
力ラインＯＬがのびている。これらの交差点に小さな正
方形で示された記号４５ａは、第２３図に示されている
ように、電圧ラインＶＬと出力ラインＯＬとの間に設け
られかつ信号ラインＳＬの電圧によってオン、オフ制御
されるスイッチであり、たとえばＭＯＳ　　ＦＥＴで構
成される。１本の出力ラインＯＬに２つ以上のスイッチ
４５ａを設けてももちろんよい。すべての出力ラインＯ
Ｌはその出力端子側において抵抗４５ｂを介して接地さ
れている。

以」二の構成において、ラベル・メモリ４１からあるフ
ァジィ中メンバーシップ関数のラベルが読出され、レジ
スタ４２を介してデコーダ４ＯＡに与えられると、信号
ラインＳＬのうちそのラベルに対応するものにＨレベル
の信号が現われ、その信号ラインに設けられたスイッチ
４５ａがオンとなる。この結果、オンとなったスイッチ
４５ａを通して電圧分布発生回路４４Ａの各電圧が出力
ラインＯＬを経て対応する出力端子に現われるので、上
記のファジィ・メンバーシップ関数を表わす電圧分布が
出力されることになる。

（３）パス争トランジスターアレイを用いたファジィ・
メンバーシップ関数発生回路 第２４図および第２５図は、スイッチ・アレイとしてパ
ス書トランジスタ・アレイ４５Ｂを用いたファジィ・メ
ンバーシップ関数発生回路を示している。

電圧分布発生回路４４Ｂは、メンバーシップ関数を１１
のレベルに量子化するために、ファジィ真理値電圧０．
０．　０．５．・・・、４．５および５．Ｏｖを発生す
る１０個の電圧源を備えている。これらはファジィ真理
値０．１／１０．・・・、９／１０および１にそれぞれ
対応する。またこの発生回路４４Ｂはラベル−ＺＨのメ
ンバーシップ関数の値がプログラムされたＦＲＯＭを備
えている。このＦＲＯＭには。

上記電圧源およびグランドに接続された電源ラインＶＬ
と、パス・トランジスタ・アレイ４５Ｂを経て出力端子
まで接続された出力ラインＯＬとが設けられている。Ｆ
ＲＯＭは上下の２層のＡ１層よりなり゛、第１層に出力
ラインＯＬが、第２層に電源ラインＶＬがそれぞれ形成
されている。これら上下の２層は絶縁層たとえば光感性
ポリイミドによって絶縁されている。これらの層の交叉
点にスルーホールを形成することによってファジィ・メ
ンバーシップ関数の形がプログラムされる。スルーホー
ルはマスクＲＯＭ技術を用いて形成することができるの
で、任意の形のメンバーシップ関数がプログラムできる
。ラインＶＬとラインＯＬとの結節点を示す黒丸がスル
ーホールを示している。スルーホールが形成されている
点においてラインＶＬとラインＯＬとが接続され、ファ
ジィ真理値電圧がパス・トランジスタ・アレイ４５Ｂに
転送される。２つのラインＶＬとＯＬの結節点をフィー
ルドＲＯＭ技術、すなわち高電圧を印加することによっ
て所望の交点を絶縁破壊することによって短絡するよう
にしてもよい。

パス・トランジスタ・アレイ４５Ｂは、電圧分布発生回
路４４Ｂからのびた出カラインＯＬ、デコーダ４６Ｂの
７つの出力端子に接続された信号ライン３Ｌ、　　これ
らのラインの交点の電圧を左または右に４デイジツトま
たは８デイジツト分だけシフトさせるための斜めのライ
ンＢＬ、ならびに信号ラインＳＬと出力ラインＯＬおよ
び斜めラインＢＬとの交点にそれぞれ設けられ、かつ信
号ラインＳＬの電圧によって制御されるスイッチング素
子、ＰＭＯＳ　　ＦＥＴ４５ｃがら構成されている。

このスイッチング素子４５ｃの接続の様子は第２５図に
示されている。デコーダ４８Ｂに接続された７本の信号
ラインＳＬまたはそれらのラインによって制御されるス
イッチング素子の列をそれぞれスイッチ列Ｓ、Ｓ２．・
・・Ｓ７とする。８１〜ｓ７■ はこれらのラインＳＬ上の信号をさすときもある。

スイッチ列Ｓ１は電圧分布発生回路４４Ｂにプログラム
されたメンバーシップ関数を４デイジツト左にシフトし
、スイッチ列Ｓ　　、Ｓ４およびｓ６は４デイジツト右
に、８デイジツト左に、および８デイジツ１右にそれぞ
れシフトする。スイッチ列Ｓ２およびＳ５はプログラム
されたメンバーシップ関数を右または左にシフトするも
のではなく、それを出力端子に直接に送り出す。スイッ
チ列Ｓ７は接地されたスイッチ拳アレイであって。

このスイッチＳ７がオン、他のスイッチ８１〜Ｓ８がオ
フのときにすべての出力端子をグランド・レベルに落と
す。

ファジィ・メンバーシップ関数のラベルと信号Ｓ　〜Ｓ
７のバイナリイ・レベルとの関係が第２６図に示されて
いる。デコーダ４０Ｂは、レジスタ４２からの３ビツト
のバイナリイ信号Ｃ、Ｃ２゜ｃ　ａ　　（ＯＶまたは＋
５Ｖ）を第２６図に示すテーブルにしたがって７ビツト
のバイナリイ信号８１〜Ｓ７　（７５ＶｒＬレベルＪ　
＊たｌｉ＋５Ｖ　ｒＨレベル」）に変換するものであり
、具体的には第２７図に示されるようにＮＡＮＤゲート
４７とインバータ４８との組合せから構成される。

たとえば、ラベル・メモリ４１から読出されたラベルが
ＰＬの場合には、スイッチ列Ｓ　と８６がオンになる。

電圧分布発生回路４４Ｂにプログラムされたメンバーシ
ップ関数は、スイッチ列Ｓ３を通して４デイジツト右に
シフトされ、さらにスイッチ列Ｓ６を通して８デイジツ
ト右にシフトされる。したがって、プログラムされたメ
ンバーシップ関数は１２デイジツト右にシフトされ、出
力端子に現われるメンバーシップ関数はＰＬ（正の大き
な値）となる。

第２４図において、電圧分布発生回路４４Ｂのグランド
・レベルに接続されたラインＶＬには、中央の２５本の
出力ラインＯＬに加えて、その左右において各１２本ず
つの出力ラインＯＬに平行なうインと斜めラインＢＬと
が接続され、これらのラインと信号ラインＳＬとの交点
にスイッチ列ｓ１゜ｓ　　、ｓ　　、ｓ４．ｓ６が設け
られている。これは、プログラムされたメンバーシップ
関数がどのようにシフトされようと、グランドｅレベル
の信号を出力端子に確実に出力させるようにするための
ものである。

バス拳トランジスタ・アレイ４５Ｂはファジィ真理値電
圧（０〜５Ｖ）を減衰させることなく出力端子に通さな
ければならない。通常のＰＭＯ８回−５１〜 路では、もしファジィ真理値電圧がＰＭＯ８ＦＥＴのス
レシホールド電圧よりも低いときには。

ＰＭＯ８ＦＥＴは、ゲート電圧Ｖ。（デコーダの出力）
がＯＶであれば、完全なオン状態にはならない。ＰＭＯ
３ＦＥＴが完全にオン状態となるようにするために、ｖ
Ｇを一５Ｖ程度にする必要がある。このために、上述し
たようにデコーダ４６Ｂは一５Ｖ　（Ｌ）、＋５Ｖ　（
Ｈ）をとる出力を発生するように構成されている。この
ような出力信号８１〜Ｓ７を発生する第２７図のデコー
ダを構成するＮＡＮＤゲート４７の一例が第２８図に示
されている。

（４）ファジィ・メンバーシップ関数形の選択」−述の
説明では、ファジィ・メンバーシップ関数は山形ないし
は三角形状のものとして示されている。しかしながら、
メンバーシップ関数としては種々のものが考えられるし
、必要に応じて異なる形のものを選択できるようにして
おくことが好ましい。

第２９図は、第２２図に示されるタイプのファジィ・メ
ンバーシップ関数発生回路に主に適用可能な電圧分布発
生回路であって、ファジィ・メンバーシップ関数形を選
択できるようにした回路を示している。いくつかの電圧
源４４ａ〜４４ｄに接続された電圧ラインＶＬに、山形
ないしは三角形状のファジィ・メンバーシップ関数形を
表わす電圧分布を出力するように結線された出力ライン
ＯＬＩと１台形状の関数形を表わす電圧分布を出力する
ように結線された出力ラインＯＬ２とが設けられている
。これらのラインＯＬＩ、ＯＬ２にはそれぞれスイッチ
ング素子、ＮＭＯ３ＦＥＴ４０Ａ。

４０Ｂが接続され、これらのスイッチング素子の出力側
においてラインＯＬＩ、ＯＬ２は出力端子に接続される
出力ラインＯＬに接続されている。スイッチング素子４
０Ｂは選択信号Ｃによって直接に、素子４ＯＡはインバ
ータ４９を介してそれぞれ制御される。

選択信号ＣがＬレベルの場合にはスイッチング素子４０
Ａがオンとなって、山形ないしは三角形状のファジィ・
メンバーシップ関数形を表わす電圧が出力ラインＯＬに
出力される。逆に信号Ｃ８がＨレベルの場合には素子４
０Ｂがオンとなるので台形の関数形を表わす電圧が出力
される。このようにして、ファジィ・メンバーシップ関
数形を選択することが可能となる。

第２９図の回路において、ＦＥＴ４０Ａ、４０Ｂのスレ
シホールド値電圧を■ＴＨ（通常１■程度）とすれば、
これらのＦＥＴを制御する選択信号Ｃ８のバイナリイー
レベルは、ＬレベルがｖＴＨ以下。

ＨレベルがＶＴＨ＋５ｖ以上であればよい。ここで５ｖ
は、最大電圧を発生する電圧源４４ｄの電圧である。

電圧分布発生回路における発生電圧の分布形。

すなわちファジィ・メンバーシップ関数形は、上述した
２つの形のみならず、３つ以上の形をあらかじめ作成し
ておいてこれらのうちから１つを選択できるようにする
こともできる。また、関数形の選択は第２４図に示すフ
ァジィ・メンバーシップ関数発生回路にも適用可能であ
るのはいうまでもない。

（５）メンバーシップ関数発生回路の発展形態電圧分布
発生回路は複数のライン上に分布した電圧信号を発生す
る。したがって、１つの電圧分布発生回路の出力電圧を
複数のスイッチ・アレイ４５に与えることが可能である
。第３０図は、１つの電圧分布発生回路４４と、この出
力電圧が与えられる複数のスイッチ・アレイ４５とを含
むメンバーシップ関数発生回路を示している。各スイッ
チ争アレイ４５はそれぞれのデコーダ４Ｂによって駆動
される。各デコーダ４６には同じまたは異なるラベルの
コード信号が与えられる。したがって、このメンバーシ
ップ関数発生回路からは複数の同じまたは異なるファジ
ィ・メンバーシップ関数を表わす電圧分布を得ることが
できる。

５、ファジィ・コンピュータ （１）ファジィ・コンピュータの概念 第３１図はファジィ・コンピュータの概念を示すもので
、これは最も単純なファジィ情報処理を行なうことがで
きる。すなわち１つのインプリケー−，５５− ジョンが存在する場合に適用されるものである。

ファジィ・コンピュータは、上述したように基本的には
ファジィ番メモリ５４とファジィ推論エンジン５０とか
ら構成される。３つのファジィ・メンバーシップ関数Ａ
、ＢおよびＡ′を表わす電圧分布を発生ずるために３つ
のメンバーシップ関数発生回路（以下単にＭＦＧと略す
；　Ｍｅｍｂｅｒｓｈｉｐ１’ｕｎｃｔｉｏｎ　ｇｅｎ
ｅｒａｔｏｒ）　４３が設けられており、これらのＭＦ
ＧＣ（にはラベル−メモリから読出されかつレジスタ４
２にそれぞれ一時記憶されたラベルが与えられる。３つ
のＭＦＧ４３は第３０図に示したものと同じであると考
えることもできるし、各ＭＦＧ４３が電圧分布発生回路
をそれぞれもっていると考えてもよい。ファジィ・メモ
リ５４から出力されるファジィ・メンバーシップ関数Ａ
、Ｂ、Ａ−は基本的なファジィ推論エンジン５０に与え
られる。

この推論エンジンは、第１３図から第１８図を参照して
説明したものである。ファジィ推論結果Ｂ゛は分布した
アナログ電圧すなわちファジィ出力として得られる。場
合によっては、たとえばファジィ制御システムにおいて
は、ファジィ・コンピュータから決定的な結果すなわち
非ファジィ出力を得ることが必要なときがある。補助的
なデフアシファイア５２がこの処理を実行し、デフアシ
ファイア５２からは単一のアナログ電圧（非ファジィ出
力）が得られる。

第３１図および後述するすべてのタイプのファジィφコ
ンピュータにおいて、コンピュータ動作の同期をとるた
めの制御装置および制御バスは図示されていない。

上述したすべてのファジィ・メモリは、複数のファジィ
・メンバーシップ関数のラベルをバイナリイ・メモリに
あらかじめ記憶させておいて、読出されたラベルにした
がってＭＦＧから対応するファジィ・メンバーシップ関
数を表わす電圧分布を発生させるようにしているが、フ
ァジィ・コンビ二一夕において用いられるファジィ・メ
モリまたはＭＦＧはこのタイプのものに限られることは
ない。ファジィ・メモリないしはＭＦＧは、ファジィ推
論エンジンに所定のファジィ・メンバーシップ関数を表
わす電圧分布を与えればよいのであるから、たとえば第
２４図に示すようなＦＲＯＭを含む電圧分布発生回路を
多数用意し、これらの回路にそれぞれ異なるおよび同じ
ファジィ・メンバーシップ関数をあらかじめプログラム
しておく。そして、ラベルに対応するメンバーシップ関
数指定入力に応じて、指定されたメンバーシップ関数を
発生する電圧分布発生回路を選択し、その出力電圧分布
をファジィ推論エンジンに与えるようにすることもでき
る。選択された電圧分布発生回路の出力電圧をファジィ
推論エンジンに与えるために」二連したものとは異なる
選択スイッチ・アレイが必要となろう。

（２）パラレル処理タイプその［１］ ＝１−述したように一般には多数のインプリケーション
・ルールが存在し、これらが「さもなければもしくはま
たは（ｆ３１ｓｅもしくはａｌｓｏ）　Ｊまたは「かつ
（ａｎｄ）Ｊで連結されている。このような。

複数のインブリケージジン・ルールの存在を前提とし、
これらのインプリケーションに対する複数のファジィ推
論を同時に実行するタイプのファジィ・コンピュータの
具体例について１次に説明する。

第８２図において、ｒ個のインプリケ〜ジョンφルール
の存在を前提とすると、ｒ個の基本的なファジィ推論エ
ンジン５０が設けられる。各インプリケーションにおけ
る２つのメンバーシップ関数Ａ　　、Ｂ　　、　　（ｋ
−１〜「）を発生させかっ各推ｋ 論エンジン５０に与えるために、各推論エンジン５゜に
対して２ＭＦＧ４３Ａがそれぞれ設けられている。２Ｍ
ＦＧ４３Ａは２つのＭＦＧを１つのブロックにまとめた
ものである。プレミスにおけるファジィ・メンバーシッ
プ関数Ａ′はすべてのファジィ推論エンジン５０に対し
て共通であるので、この関数Ａ′を発生させるために１
つのＭＦＧ４３が設けられており、その出力電圧分布が
全推論エンジン５０に与えられる。

各２ＭＦＧ４３Ａにメンバーシップ関数Ａｋ。

Ｂｋのラベルを与えるためにシフトレジスタ４２ａ。

４２ｂが設けられている。ｒ個のシフトレジスタ４２ａ
が設けられ、これらは直列に接続されている。そして、
各レジスタ４２ａにストアされたパイナリイ・データが
並列に対応する２ＭＦＧ４３Ａに与えられる。たとえば
、ラベルが３ビツトで表ゎされるとすれば、各シフトレ
ジスタ４２ａは３ビツト書シフトレジスタであるから、
ｒ個のシフトレジスタ４２ａは３Ｘｒビツトのシフトレ
ジスタで構成することができる。関数Ａのラベル入力端
子から、まずＡ　のラベル中コードがシリアルに入力「 され、続いてＡ　　のラベル・コードが入力されｒ−す るというように、ｒ個のラベルを表わすシリアル・デー
タが入力されることによって、各レジスタ４３ａにラベ
ルがセットされる。レジスタ４２ｂについても同様であ
る。レジスタ４２ｃについては、３ビツトのＡ′のラベ
ルをシリアルに入力すればよい。したがって、第３２図
に示すファジィ・コンピュータではラベル・メモリは不
要となる。入力装置たとえばキーボードによって各ラベ
ルを入力すればよい。

すべてのレジスタ４２ａ〜４２ｃにラベルがセットされ
ると、すべての２ＭＦＧ４ＬＡ、ＭＦＧ４３がら対応す
るファジィ・メンバーシップ関数を表わす電圧分布が各
ファジィ推論エンジン５ｏに与えられるので、これらの
推論エンジン５ｏからそれぞれの推論結果、たとえばＢ
　　’、　Ｂ　　’、・・・、Ｂ　°が得ら１　　　　
２　　　　　　　　　ｒ れる。

複数のインプリケーションの連結が「または（ｅｌｓｅ
もしくはａｌｓｏ）　Ｊで与えられていた場合には、こ
の連結はたとえばＣ−ＭＡＸ５８によって実行される。

連結「かっ（ａｎｄ）ＪはたとえばＣ−ＭＩＮで実行さ
れよう。このようにして、　　Ｃ−ＭＡＸ５３から最終
的な結論Ｂ゛を表わすアナログ電圧分布が得られること
になる。

このようなファジィ・コンピュータは、たとえば複数の
インプリケーションを固定しておいて。

プレミスのファジィ・メンバーシップ関数Ａ′を順次変
えることによってそれぞれに対応した結論Ｂ″を得るた
めに使用されよう。もちろん、場合によってはインプリ
ケーションを変えるようにしてもよい。

Ａ、Ａ−およびＢのラベルは手動操作によって人力装置
から与えるばかりでなく、既存のバイナリイ・マイクロ
プロセッサ等を用いて与えるようにすることもできる。

ＭＦＧ４３，２ＭＦＧ４３Ａが第２９図または第３０図
を用いて説明したように１発生するファジィ・メンバー
シップ関数の形を選択できる機能をもっている場合には
、この選択のために１ビツトのデータが必要となる。し
たがって、レジスタ４２ａ〜４２ｃは４ビツト・シフト
レジスタとしなければならないだろう。

（３）パラレル処理タイプその［２］ 第３３図は、第１９図および第２０図を参照して述べた
拡張ファジィ推論エンジンを用いたファジィ・コンピュ
ータを示しており、これもまた複数のインプリケーショ
ンφルールを前提とした複数の推論を同時に行なうこと
のできるパラレル処理タイプのものである。

既に説明したように拡張ファジィ推論エンジン５１は２
人力として、インプリケーションにおける３つのファジ
ィ・メンバーシップ関数Ａｋ。

Ｂ、Ｃ，（ｋ請１〜ｒ）、プレミスにおけるｋ メンバーシップ関数Ａ″、Ｂ′、およびインプリケーシ
ョンにおける前件部の結合「かつ／または（ａｎｄｌｏ
ｒ）Ｊの選択Ｃを要求する。メンバーシップ関数Ａ、Ｂ
ｋ、Ｃ，を表わす電圧分布を発生するために、各推論エ
ンジン５１に対して３ＭＦＧ”４３Ｃが設けられている
。３ＭＦＧ−は３つのＭＦＧ′を１つのブロックに表わ
したものである。

ダッシュはＭＦＧから電圧分布発生回路４４を除いたこ
とを意味する。すなわち、ＭＦＧ−は、第３０図に示す
ようにデコーダとスイッチ・アレイとからなる。メンバ
ーシップ関数Ａ−，Ｂ−は全推論エンジン５１に共通で
あるから、その発生のために１つの２ＭＦＧ−４３Ｂが
設けられている。これらの３ＭＦＧ−４３０および２Ｍ
ＦＧ−４３Ｂには電圧分布発生回路４４の出力電圧が共
通に与えられている。各３ＭＦＧ＝４３Ｃ，２ＭＦＧ１
３Ｂには、対応するレジスタ４２Ｂ、　４２Ａからラベ
ルが与えられる。また、レジスタ４２Ｃからは結合選択
信号Ｃが出力され、すべてのファジィ推論エンジン５１
に与えられる。

多数のメンバーシップ関数のラベルは、入力袋ｇ１５５
から入力されラベル中メモリ４１にあらかじめ記憶され
る。図示しない制御装置によってこのメモリ４１がアク
セスされ、所定のラベルが順次読出されてレジスタ４２
Ａ、　４２Ｂに転送される。また。

結合選択を表わすデータがレジスタ４２Ｃに転送される
。これによって、各２ＭＦＧ−４３Ｂ、３ＭＦＧ−４３
Ｃから対応するメンバーシップ関数を表わす電圧分布が
発生し、各推論エンジン５１に与えられるので、これら
の推論エンジン５１からはそれぞれの推論結果Ｃ’、Ｃ
２’、・・・、Ｃｒ’が得られる。

これらの結果はＣ−ＭＡＸ５３に与えられ、最終結果Ｃ
′が生成される。必要ならばファジィ出力Ｃ−はデフア
シファイア５２によって非ファジィ出力に変換される。

（４）シーケンシャル・タイプ シーケンシャル・タイプのファジィ・コンピュータは、
ファジィ推論を逐次的に行なうものである。順次得られ
る推論結果を表わす電圧分布は、複数のインプリケーシ
ョンの連結演算（ＭＡＸまたはＭＩＮ）規則にしたがっ
て、順次演算されかつ蓄積され、すべての推論が終了し
たときの蓄積結果が最終結果になる。または、各推論結
果を別個に蓄積しておき、最後にすべての推論結果を連
結演算することによって最終結果が得られる。

第３４図は、このようなシーケンシャル・タイプのファ
ジィ・コンピュータの概要を示している。

ここでは簡単のために基本的なファジィ推論エンジンが
用いられており、このファジィ推論エンジンとして上述
したタイプ［３］のもの（第１７図参照）が用いられて
いる。また、このファジィ・コンピュータは、推論結果
が得られるごとに連結演算を行なうものである。

ｒ個のインプリケーションがあり、これらのインプリケ
ーションにおけるファジィ拳メンバーシップ関数をＡ　
　、Ｂｋ　（ｋ−１〜ｒ）とする。

これらのメンバーシップ関数のラベルは、推論が行なわ
れる順序で、たとえばＡ、Ａ２．・・・。

■ Ａｋｌ　・・・、Ａ　およ、びＢ　　、Ｂ　　、　　・
・・、Ｂｋ、　　・・・。

ｒ　　　　　　　　　ｌ　　　　　　２Ｂ　の順序でラ
ベル・メモリ４１Ａ、　４１Ｂにそれぞ「 れあらかじめストアされているものとする。これらのラ
ベルの記憶場所のアドレスはプログラム・カウンタ６Ｉ
によって指定される。

まず、ラベルＡ　　、Ｂ　　がメモリ４１Ａ、　４１Ｂ
からそれぞれ読出され、これらに対応するメンバーシッ
プ関数Ａ　　、Ｂ　　がＭＦＧｉ３Ｄから読出され、Ｃ
−ＭＩＮ３１およびトランケーション回路３３に与えら
れる。また、Ｃ−ＭＩＮ３１にはプレミスのメンバーシ
ップ関数Ａ′が与えられている。

この結果、トランケーション回路３３からはこの推論結
果８１゛が得られ、Ｃ−ＭＡＸ　（またはＣ−ＭＩＮ）
５３を経て電圧ホールド回路６３に一時記憶される。続
いて、プログラム・カウンタ６１が歩進することによっ
て１次のメンバーシップ関数Ａ２゜Ｂ２のラベルがメモ
リ４ＬＡ、　４１Ｂから読出され。

この関数がファジィ推論エンジンに与えられるので、Ｂ
２°の推論結果が得られＣ−ＭＡＸ５３に与えられる。

Ｃ−ＭＡＸ５３には前回の推論結果Ｂ１゛も回路６３か
ら与えられており、　　Ｂ　　’ｖＢ２°の演算２　　
　　。

（この演算結果を便宜的にｖＢ、で表わす）が行なわれ
、Ｂｋが回路６３にストアされる。

同じようにして、順次推論結果Ｂ　°、・・・、Ｂｋ’
が得られ、これらの推論結果と前回までの推論結！１　
　　　　、　　　　　　　　ｋ−１。

果のＭＡＸ演算結果ＶＢ　、・・・、ＢｋとのＭＡＸ Ｘ演算が行なわれて回路６３にストアされる。

遂に最後の推論結果Ｂ　°が得られると、この＋　　　
　ｒ 果Ｂ　″ｖＢｋが得られるので・　これが電圧ホールド
回路６２に一時記憶される。以上の動作は。

Ｃ−ＭＡＸ５３と回路６３との間、Ｃ−ＭＡＸ５３と回
路６２との間等にゲート回路を設けておき、これらのゲ
ート回路の開閉を制御することにより行なわれよう。

第３５図は、　　Ｃ−Ｍ　Ａ　Ｘ　５３．電圧ホールド
回路８２、８３および上記ゲート回路の具体的−例を示
している。トランケーション回路はそのコンペンセータ
を除いたもの、すなわち第８図のトランケータであり、
これが符号３３ａで示されている。

したがって、このトランケーション回路３３ａの出力は
推論結果Ｂ　°にエミッタ／ベース電圧ｖＥＢをに 加えたものとなっている。ダイオード６４は、コンデン
サ６５の充電電圧よりも高い電圧がトランケーション回
路３３ａから出力されたときに、この電圧信号の通過を
許しコンデンサ６５に充電させていくことによってＭＡ
Ｘ回路として働くとともに。

その順方向電圧降下によって上記のエラーｖＥＢを補償
する働きをする。コンデンサ６５が電圧ホールド回路６
３に、コンデンサ６７が同６２にそれぞれ対応する。ま
たゲート回路として働くスイッチＳＷＩ。

ＳＷ２．　ＳＷ３が設けられている。これらのスイッチ
はもちろん具体的にはＦＥＴ等によって構成される。こ
れらのスイッチＳν１〜ＳＷ３のオン、オフ動作が第８
６図に示されている。この図の１，２゜３、・・・、に
、・・・、ｒは、推論の順序を示している。

ｒ回の一連の推論の実行に先たち、スイッチＳｖ３がパ
ルス状にオンとされることによって、コンデンサ６５に
蓄積されていた前回の最終結果Ｂ′がバッファ増幅回路
６６を経てコンデンサ６７に転送される。コンデンサ６
７の電圧はバッファ増幅回路Ｂ８を通して常時出力端子
に現われることになる。

これらのバッファ増幅回路６８．８８は、たとえば高人
力抵抗のＭＯ３Ｏ３タカタイプＰアンプ等を用いて構成
されよう。また、スイッチＳＷ２が一時的にオンとされ
ることによって、コンデンサ６５の電荷がすべて放電さ
せられる。

ファジィ・メンバーシップ関数Ａ　　、Ｂ　　に基づく
第１回目の推論が終了すると、スイッチＳｗ［かわずか
の時間オンになることによって、この推論結果Ｂ１°を
表わす電圧分布がコンデンサＢ５に転送される。第２回
目の推論が終ると、同じようにスイッチＳｗｌがオンと
なり、第２回目の推論結果Ｂ　°を表わす電圧の方が高
い場合にのみこの電圧がコンデンサ６５に送られ、ＭＡ
Ｘ演算とその蓄積とが行なわれる。以上の動作を、各推
論の終了ごとに繰返すことによって、ｒ回目の推論が終
了してスイッチＳｖ１がオンとなったときには、全推論
結果のＭＡＸ演算結果である最終推論結果Ｂ′がコンデ
ンサ６５に蓄積されたことになる。

【図面の簡単な説明】

第１図（Ａ）はｎ入力１出力ＮＩＮ回路の例を示す回路
図、第１図（Ｂ）はその改良型を示す回路図。 第２図はｎ入力１出力ＭＡＸ回路を示す回路図である。 第３図から第６図はＭＩＮ回路またはＭＡＸ回路の分類
を示すもので、第３図（Ａ）はコレスボンディングＭＩ
Ｎ　（Ｃ−ＭＩＮ）またはコレスポンディングＭＡＸ　
（Ｃ−ＭＡＸ）の概念を、第３図（Ｂ）はその記号をそ
れぞれ示し、第４図（Ａ）はアンサンプルＭＩＮ　（Ｅ
−ＭＩＮ）またはアンサンプルＭＡＸ　（Ｅ−ＭＡＸ）
の概念を、第４図（Ｂ）はその記号をそれぞれ示し、第
５図（Ａ）はデカルト積（または直積）ＮＩＮ回路（Ｃ
Ｐ−ＭＩＮ）の記号を、第５図（Ｂ）はその単純化した
回路をそれぞれ示し、第６図は第５図（Ｂ）にラインの
交叉として記号化された回路の具体例を示す回路図であ
る。 第７図はトランケーション回路の概念を示し。 第８図はトランケーション回路の具体例を示す回路図で
ある。 第９図（Ａ）、　（Ｂ）は、ＮＩＮ回路とＭＡＸ回路の
カスケード接続をそれぞれ示すブロック図、第１０図は
第９図（Ａ）の回路の具体例を示す回路図、第１１図は
第１０図の回路のコンベンセータを省略した回路を示す
回路図である。 第１２図はコンドロールドＭＩＮ−ＭＡＸ回路を示す回
路図である。 第１３図は基本的なファジィ推論エンジンの概念を示す
ものである。 第１４図はタイプ［１］のファジィ推論エンジンの構成
を示すブロック図である。 第１５図はタイプ［２］のファジィ推論エンジンの構成
の一部を示すブロック図、第１６図はその具体的回路を
示す回路図である。 第１７図はタイプ［３］のファジィ推論エンジンの構成
を示すブロック図、第１８図はその具体的回路を示す回
路図である。 第１９図は、拡張ファジィ推論エンジンの概念を示すも
のであり、第２０図はその構成の一例を示すブロック図
である。 第２１図はファジィ・メモリの基本構成を示すブロック
図である。 第２２図は、スイッチ・マトリクスを用いて実現したフ
ァジィ・メンバーシップ関数発生回路を示す回路図、第
２３図は第２２図における記号の具体的構成を２示すも
のである。 第２４図は、パス・トランジスタ・アレイを用いて実現
したメンバーシップ関数発生回路を示す回路図、第２５
図は第２４図における記号の具体的構成を示すもの、第
２６図は第２４図におけるデコーダの動作を示すテーブ
ル、第２７図は同デコーダの具体的構成を示す回路図、
第２８図は第２７図の回路において用いられるＮＡＮＤ
ゲートを示す回路図である。 第２９図は、ファジィ・メンバーシップ関数形を選択で
きる電圧分布発生回路を示す回路図てある。 第３０図はメンバーシップ関数発生回路の発展形態を示
すブロック図である。 第３１図は、ファジィやコンピュータの概念を示すブロ
ック図である。 第３２図は、基本的なファジィ推論エンジンを用いたパ
ラレル処理タイプのファジィ・コンピュータの例を示す
ブロック図である。 第３３図は、拡張ファジィ推論エンジンを用いたパラレ
ル処理タイプのファジィ・コンピュータの例を示すブロ
ック図である。 第３４図は、シーケンシャル・タイプのファジィ・コン
ピュータの例を示すブロック図、第３５図は第３４図に
おけるＣ−ＭＡＸおよび電圧ホールド回路の具体例を示
す回路図、第３６図は第３５図におけるスイッチの動作
を示すタイム・チャートである。 ３１、３２．３３・・・ファジィ推論エンジンを構成す
るＣ−ＭＩＮ、Ｅ−ＭＡＸ、）ラン ケーション回路。 ４１Ａ、　４１Ｂ・・・ラベル・メモリ。 ４３Ｄ・・・ファジイ９メンバーシツプ関数発生回路。 ５３・・・出力回路を構成するＣ−ＭＡＸ（Ｃ−ＭＩＮ
）。 ０２、　ｆｉ３・・・出力回路を構成する電圧ホールド
回路。 以　　上 特許出願人　　立石電機株式会社 代　理　人　　弁理士　牛久健司 （外１名） 第３図 （Ａ） （Ｂ） 第４図 （Ａ） （Ｂ） ・ｂ ≧ ギ ＋ ル ー−」 Ｃ５五 〉 一≧ 駐≦ψ ｉ　　　　　　　　　　　≦ ＝＋７図 ８′ 第１９図 第２０図 Ａ’ＡＢ’ＢＣ 第２６図 第２８図 ５Ｖ 第２７図

Claims (1)

1. 【特許請求の範囲】 あらかじめ定められた順序にしたがって、それぞれ複数
   本のライン上に分布した複数のファジィ・メンバーシッ
   プ関数電気信号を順次出力するファジィ・メモリ、 ファジィ・メモリの複数の出力を入力として、所定のフ
   ァジィ演算を順次実行してその結果を出力するファジィ
   推論エンジン、、および ファジィ推論エンジンから順次出力される各演算結果に
   ついて所定の連結演算を行なう出力回路、 を備えたファジィ・コンピュータ。