JPS63123221A - Ｍｉｎ／ｍａｘ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 ＭＩＮ回路はコンパレータとコンペンセータとからなり
、ＭＡＸ回路も同じようにコンパレータとコンペンセー
タとから構成される。このようなＭＩＮ回路とＭＡＸ回
路とをカスケードに接続すると１両回路のコンペンセー
タを省略することができる（第１図、第２図、第９図か
ら第１１図を参照）。

発明の背景 この発明は、ＭＩＮ回路とＭＡＸ回路がカスケードに接
続されたＭＩ　Ｎ／ＭＡＸ回路に関する。このＭＩ　Ｎ
／ＭＡＸ回路はファジィ推論エンジンにおいて好適に用
いられる。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く、ディジタル争コンピュータ・システムは益々巨大
化しつつある。プログラムが人間のメンタルなレベルの
情報を含んでいない限り、ディジタル・コンピュータは
任意のプログラムが可能であり、この点でそれは汎用機
械とさえ呼ばれる。

ディジタル・コンピューターシステムの実現によって人
間の生活９社会が大きく変貌しつつある。

もう１つの偉人な人間の頭脳は１人間が何をどのように
考え、相互にいかにコミュニケートするかについて考察
し、非常に重要な概念「ファジネス」を創出した。Ｌ、
Ａ、Ｚａｄｃｈがファジィ集合の概念を提唱したのが１
９８５年である。それ以来ファジィの理論的検討は数多
くの論文で行なわれているが、その応用の報告はまだ少
なく、それもバイナリイ・ディジタル・コンピュータの
助けを借りてのみ行なわれているのが実情である。

ファジィの研究において９人間の知識は、専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは０
．０〜１．０までの間の領域の数値によって表わされ、
この範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさく値）はパイナリ
イφコードによって表わされる。このバイナリイ・コー
ドで表わされた値はバイナリイ電子回路において、スト
アされたプログラムにしたがって、繰返し何度も何度も
、ストアされ、転送され、そして演算される。したがっ
て、ディジタル・システムによってファジィ情報を処理
するためには長い時間がかかるという問題がある。さら
に、バイナリイ・コード化された値は信じられない程多
くのストアのためのおよび演算のためのディバイスを必
要とする。ディジタル・コンピュータは上述のように汎
用機械ではあるが、ファジィ情報をリアル・タイムで処
理“するためには必ずしも最適なものではない。ここに
。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明の概要 この発明は、ファジィ情報の処理に適したハードウェア
争システム、すなわち「ファジィφコンピュータ」と呼
ばれる新しいシステムにおいて必須のファジィ推論エン
ジンにとくに好適に用いられるＭ　（Ｎ／ＭＡＸ回路を
提供することにある。

この発明によるＭＩ　Ｎ／ＭＡＸ回路は、制御端子に入
力がそれぞれ与えられ、かつキャリア注入端子が共通に
結合されて出力端子となる複数の３端子制御素子が、最
も小さい入力が与えられた３端子制御素子が導通状態と
なるように接続されてなるＭＩＮ演算のためのコンパレ
ータと、制御端子に入力がそれぞれ与えられ、かつキャ
リア注入端子が共通に結合されて出力端子となる複数の
３端子制御素子が、最も大きい入力が与えられた３端子
制御素子が導通状態となるように接続されてなるＭＡＸ
演算のためのコンパレータとがカスケードに接続されて
なることを特徴とする。

ＭＩ　Ｎ／ＭＡＸ回路は、ＭＩＮ回路を前段にＭＡＸ回
路を後段に接続した回路、およびＭＡＸ回路を前段にＭ
ＩＮ回路を後段に接続した回路の両方を含む。

上記３端子制御素子の代表的なものとしてはトランジス
タがあり、これにはバイポーラ・トランジスタのみなら
ずＭＯＳ　　ＦＥＴ等も含む。制御端子はベースやゲー
ト、キャリア注入端子はエミッタやソースに該当する。

ＭＩＮ回路は上記のＭＩＮ演算のためのコンパレータと
このコンパレータにおける電圧シフト（たとえばエミッ
ターベース間の電圧降下ｖＥＢなど）を補償するための
コンペンセータとから構成される。同じようにＭＡＸ回
路は上記のＭＡＸ演算のためのコンパレータとこのコン
パレータにおける電圧シフトを補償するためのコンベン
セータとから構成される。ＭＩＮ回路のコンペンセータ
とＭＡＸ回路のコンベンセータとは互いに逆方向の電圧
シフトを補償するものなので、ＭＩＮ回路とＭＡＸ回路
とをカスケードに接続した場合には、これらのコンペン
セータを省略することができる。このようにして、この
発明によるＭＩＮ／ＭＡＸ回路は、コンペンセータを構
成するための素子が不要となり２回路構成が簡素となる
とともに、使用するトランジスタ等の素子を節約するこ
とができるようになる。

実施例の記載において詳しく述べるように。

ファジィーコンビ二一夕の一要素であるファジィ推論エ
ンジンの演算にはＭＩＮ演算やＭＡＸ演算が用いられる
ことが多い。これらの演算を実行するハードウェア・シ
ステムを構築する場合にＭＩＮ回路やＭＡＸ回路が必要
となり、これらの回路はカスケードに接続される場合も
ある。そのとき、この発明を適用するとファジィ推論エ
ンジンの構成を簡素化することができるようになるので
、この発明はファジィ赤コンピュータの構築のためにき
わめて有用に用いられる。

実施例の説明 １、ファジィ推論 人間の経験則を最も単純化して。

「もしＸがＡならば、ｙはＢである」 （Ｉｆ’　ｘ　　ｉｓ　Ａ、　　ｔｈｅｎ　ｙ　　ｉｓ
　Ｂ）という金属で表現することができる。ここで。

「もしＸがＡならば」は前件部（ａｎｔｃｃｃｄｃｎｔ
）。

「ｙはＢである」は後件部（ｃｏｎｓｅｑｕｅｎｔ）と
呼ばれる。ＡやＢが、「背が高い」　「渾名いた人」。

「正の小さな値」等のあいまいな言語情報であるならば
、これらは上述したようにファジィ・メンバーシップ関
数によって特徴づけることが可能である。すなわち、Ａ
、Ｂはファジィ集合である（後述する具体的な回路の説
明では、Ａ、Ｂ等はファジィ・メンバーシップ関数、ま
たはファジィ・メンバーシップ関数を表わす電圧分布を
示す）。

上記の金属は簡単に ｘ＋ｗＡ　　→　ｙ−Ｂ と表現される。

人間は、前件部および後件部にファジィ表現苓含む推論
をしばしば行なう。このクイブの推論は古典的なプール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（ｉｍｐｌｉｃａｔｌｏｎ）　：ｘ
　−Ａ　−＊　ｙ　−Ｂ プレミス（ｐｒｃａｉｓｃ）　ニ −Ａ− 結論（ｅｏｎｃｌｕｓｉｏｎ）　：　ｙ″Ｂ゛この推論
の形式、すなわちインプリケーションが存在するときに
、与えられたプレミスから結論を推論することを「−膜
化されたモーダス・ポネンス（ｇｅｎｅｒａｌｉｚｅｄ
　ｍｏｄｕｓ　ｐｏｎｅｎｓ）　Ｊという。インプリケ
ーションは大前提、プレミスは小前提または前提とも呼
ばれる。

次のように、多数のインプリケーション舎ルールが存在
することもある。

インプリケーション１： Ｘ”Ａ−＊ｙｓｓＢｅｌｓｅまたはａｎｄインプリケー
ション２： ｘ−Ａ　　−＋ｙｍ１３　　　ｅｌｓｅまたはａｎｄイ
ンプリケーションｒ： Ｘ冒Ａ　→ｙ■Ｂ「 ブ レミスニー 結　　論：　　ｙｍ　Ｂ　＋ 多数のインプリケーションはｅｌｓｅ　（さもなければ
）またはａｎｄ　（かつ）で連結されている。

さらに次の形式の推論もある。

インプリケーション　：　　ｘ−Ａ　　→　ｙ−Ｂブ　
　　　し　　　　ミ　　　　ス　　　：　　　　ｙｓｍ
　　Ｂ　−結　　　　　　　　　　　論　　：ｘ−Ａ−
この推論形式は，−膜化されたモーダス・トレンス（ｍ
ｏｄｕｓ　ｔｏｌｌｅｎｓ）と呼ばれている。

ファジィ・コンピュータは，基本的には上述のインプリ
ケーションＱルールをストアするファジィ・メモリと、
モーダス・ポネンスのファジィ推論を実行するファジィ
推論エンジンとから構成される。

モーダス・ポネンスのファジィ推論をさらに分析してみ
よう。

「ＡからＢへのファジィ関係（ｆｕｚｚｙ　ｒｅｌａｔ
ｉｏｎｆ’ｒｏｍ　Ａ　　ｔｏ　Ｂ）　Ｊという概念を
考え、これをＲＡＢと表わす（以下、単にＲと略す）。

一般に Ａ−（ａ　、ａ　、・・・、ａ　、・・・ｌ　ａ　）１
２　　　　　１　　　　　　■ Ｂ−（ｂ　　、ｂ　　、　・・・、ｂ９．・・・、ｂ　
　１１２　　　　　Ｊ　　　　　　ｎ としたとき、ＡからＢへのファジィ関係Ｒはで表わされ
、る。

このファジィ関係を表わす演算は種々提案されている。

詳しくはＭａｓａｈａｒｕ　ＭｉｚｕＩＩｌｏｔｏ　ａ
ｎｄ　Ｉｌａｎｓ−Ｊｕｒｇｅｎ　ＺｌａｍｅｒｆＩｌ
ａｎｎ、　−Ｃｏｍｐａｒｉｓｏｎ　ｏｆ’　Ｆｕｚｚ
ｙＲｅａｓｏｎｉｎｇ　Ｍｅｔｈｏｄｓ、”　Ｆｕｚｚ
ｙ　５ｅｔｓ　ａｎｄ　ＳｙｓｔｅｍｓＶｏｌ、８．　
Ｎｏ、３．　ｐｐ、２５３−２８３．　（１９８２）を
参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

ｒ　ｔｊ””　ａ　ｔΔｂｊ　　　　　　　ＭＩＮ演算
規則ｒ　　−（ａ　　Ａｂ−）Ｖ（１−ａ、）　　ＭＡ
Ｘ規則Ｉｊ　　　　ｉ　　　Ｊ ｒ　　−１△（１ａ　ｒ　Ａｂ　Ｊ　）　　　算術規則
＋ｊ 第（１）式によって表わされたＭＩＮ演算規則が最もよ
く知られており、産業的な応用においてその有効性も証
明されているので、この実施例では第（１）式の演算規
則を採用する。しかしながら。

他の多くの演算規則も適用可能であるのはいうまでもな
い。

上述したように１つのインプリケーション・ルール（ｘ
−Ａ−ｅｙ−Ｂ）に対して、ブレミス（ｘ”Ａ’）が与
えられたときに、これらから結論（Ｙ　−Ｂ　’）を推
論する場合の「推論合成規則（ｃｏｍｐｏｓｌｔｌｏｎ
ａｌ　ｒｕｌｅ　ｏｆ’　Ｉｎｌ’ｅｒｅｎｃｅ）Ｊは
、ファジィ関係Ｒを用いて次のように表わされる。

Ｂ”−Ａ−＋ｅＲ ＝　　　［ａ　　　’、　　　ａ　　２’、−、ａ、’
、−，ａ　　　’コ１　　　　　　　　　　　　　　ｍ 上式における＊の演算にも種々の演算が提案されている
。たとえばＭ　Ｉ　Ｎ／ＭＡＸ演算２代数積／ＭＡＸ演
算を用いるもの等々である。この実施例では、最もよく
使用されているＭ　Ｉ　Ｎ／ＭＡＸ演算を＊の演算とし
て用いる。

したがって、推論合成規則による結論す、は。

本演算としてＭ　Ｉ　Ｎ／ＭＡＸ演算を用い、ファジィ
関係として第（１）式を用いると２次のように表わされ
る。

ｂ、’−（ａ　　“△ｒ　　、）ｖ（ａ２゛△ｒ２ｊ）
■・・・Ｊ　　　　　ｌ　　　ｌＪ ｖ　（Ｂ１°△ｒ１ｊ）■・・・ｖ（ａｆｆｉ′△ｒ　
、ｊ）第（２）式、第（３）式または第（４）式の演算
は１述したようにファジィ・コンビ三−夕の主要部であ
るファジィ推論エンジンによって実行される。

これらの式から、ファジィ推論エンジンは、主蟹にＭＩ
Ｎ回路およびＭＡＸ回路によって構成されることが理解
されよう。

したがって、ファジィ推論エンジンの構成について述べ
る前に、ＭＩＮ回路、ＭＡＮ回路およびその他の基本回
路について説明する。メンバーシップ関数の値（グレー
ド）を示すアナログ電気信号としては電圧信号および電
流信号があるが。

以下ではＱ　ｊＥモモ−ドで動作する回路を例にとって
議論をすすめる。

２、ＭＩＮ回路、ＭＡＸ回路およびその他の基本回路 （１）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路 バイポーラ・トランジスタを使用して構成したｎ入力１
出力のＭＩＮ回路の一例が第１図（Ａ）に示されている
。入力電圧をＸ　ｔ　、　Ｘ　２　、・・・。

ｘｎ、出力電圧を２とすると、この回路はＺ−ＡＸｌの
演算を行なう。すなわち、最も小さい入力電圧に等しい
出力電圧を発生する。

このＭＩＮ回路はコンパレータ（比較回路）とコンベン
セータ（補償回路）とから構成されている。コンパレー
タは、相互にエミッタが結合されたｎ個のＰ　Ｎ　Ｐ　
ｌ−ランジスタＱ　　、Ｑ　　、Ｑｌｌ　　　１２　　
１３ ・−・”Ｉｎと、これらのトランジスタを駆動する電流
源としてのトランジスタＱ１とから構成されている。入
力電圧Ｘ　　−Ｘ　　はトランジスタＱ１１〜ｎ Ｑｌｎのベースにそれぞれ与えられる。トランジスタＱ
１のベースには、このトランジスタＱｌに所定の一定電
流工、が流れるように基準電圧φ１が印加される。トラ
ンジスタＱ１□〜ＱＩｎのうち最も低い入力端子（Ｖ　
　とする）がそのベースに与ｌ１Ｉｎ えられたものが導通状態となるので、他のトランジスタ
はカットオフ状態となる。したがってエミッタにはこの
入力電圧Ｖ　　に導通状態となっｍ１口 たトランジスタのエミッタ／ベース電圧をＶＥＢを加え
た電圧、すなわちＶ　　＋Ｖ、Ｂ−［Ｆ］ｘ１＋１ｎ ■　が現われる（ＶＥＢは０．７ｖ程度）′。２つの入
Ｂ 力電圧が等しい値でかつ他の入力電圧よりも低い場合に
は、この２つの入力電圧が入力したトランジスタに■１
／２ずつの電流が流れるので、同じ結果になる。３つ以
上の入力電圧が等しくかつ他の入力端子よりも低い場合
にも同じである。

コンベンセータは、コンパレータの出力にＭＩＮ演算誤
差として現われる電圧ＶＥＢを補償するものである。こ
のコンベンセータは、ＮＰＮトランジスタＱ　と、この
トランジスタＱ２を電流駆動するために電流源として働
くトランジスタＱ３とから構成されている。トランジス
タＱ３のベースには、一定電流Ｉ２を流すために必要な
電圧φ２が印加されている。トランジスタＱ２のエミッ
タがこのＭＩＮ回路の出力端子に接続されている。コン
パレータの出力電圧からトランジスタＱ２のベース／エ
ミッタ電圧ＶＢＥが減算される結果、出力電圧２はＧ　
Ｘ　ｓを表わすことになる。

電流源として働くトランジスタＱ　　、Ｑ　　は抵抗に
置きかえることもできる。また、エミッタが電源■ｃｃ
に接続された１つのＰＮＰ　）ランジスタを新たに設け
、このトランジスタとトランジスタＱ１とで電流ミラー
を構成する。そして、新たに設けたトランジスタに直列
に接続された抵抗を調整することによって所望の電流１
１を流すようにすることもできる。

第１図（Ｂ）は改良されたＭＩＮ回路を示している。こ
の回路において第１図（Ａ）に示すものと同一物には同
一符号が付けられている。

第１図（Ａ）のＭＩＮ回路において、トランジスタＱ１
、〜Ｑ１ｎのＶ。Ｂを、これらは必ずしも同じ値とは限
らないが、トランジスタＱ１１をその代表と考え仮にＶ
　　とする。トランジスタＱ２のＢＩ ■　をＶ　　とする。コンベンセータによってＢＥ　　
　ＢＥ２ ＭＩＮ演算におけるエラーが完全に補償されるのはＶ　
　−■　　のときである。すなわち、トラビＢｉ　　　
ＢＥ２ ンジスタＱ１、〜Ｑ１ｎおよびＱ２が全く同一のＶＥＢ
−ＩＥ　（または■ＢＥ−ＩＥ）特性をもっているとす
れば、Ｉ　　”　Ｉ　２のときエラーは０になる。第１
図（Ａ）の回路でＩ　　”　Ｉ　２とするためには電圧
φ　、φ２を調整しなければならない。

■ 第１図（Ｂ）の改良された回路において、トランジスタ
Ｑ２に直列にトランジスタＱ４を設け、このトランジス
タＱ４とトランジスタＱ１とで電流ミラーを構成する。

トランジスタＱ２に一定電流Ｉ２を流せば、トランジス
タＱｌにも１ｌ−Ｉ２−となる電流１１が流れることに
なり、電圧φ１゜φ２の調整は不要となる。さらに、電
流源としてのトランジスタＱ３と電流ミラーを構成する
トランジスタＱ５を設け、このトランジスタＱ５をＩｏ
の電流源で駆動すれば、常にＩ２−Ｉｏとなる。すなわ
ち、電源電圧Ｖ、−ＶＥＥの変動に関Ｃ 係なく常に一定の電流を流すことができ、電源電圧変動
にきわめて強い回路となる。他のＭＩＮ回路の電流源と
してのトランジスタＱ６もまた。トランジスタＱ５と電
流ミラーを形成させることによって、１つの電流源ＩＯ
で駆動することが可能となる。

もっとも、この改良はきわめて厳密な演算を考慮した場
合にＨ効となるが、後にコンドロールドＭＩ　Ｎ−ＭＡ
Ｘ回路で述べるように、電流１１と１２が異なっていて
も実用上は聞届とならない。

第２゛図はＭ　Ａ　Ｘ回路の一例を示している。このＭ
ＡＸ回路もまたコンパレータとコンペンセータとから構
成されている。コンパレータは、入力電圧Ｘ　　、Ｘ　
　、・・・、Ｘ　によってベース制御され１２　　　　
　　　　　ｎ かつエミッタが相互に結合されたＮＰＮトランジスタＱ
　　、Ｑ　　、・・・、Ｑ２ｎと、これらのトランジス
タを電流駆動するためのトランジスタＱ７とから構成さ
れている。トランジスタＱ２１〜Ｑ２ｎのうち最も高い
入力端子（これをＶ　　とする）が与ａＸ えられたトランジスタのみが導通状態となってエミッタ
にＶ　　　−Ｖ　ｎＥの電圧が現われる。この−ｌａＸ ■　のエラーが、ＰＮＰ）ランジスタＱ９と電流Ｅ 源としてのトランジスタＱ８とからなるコンベンセータ
によって補償される結果、出力端子にはＶ　　　＝’／
、ｘ　　の出力電圧２が得られる。このｆｆ１ａＸ　　
　　　に　　　ｎ ＭＡＸ回路もまた、第１図（Ｂ）に示した考え方にした
がって改良することが可能であるのはいうまでもない。

これらのＭＩＮ回路、ＭＡＸ回路において、入力端子Ｘ
　　−Ｘ　ｓはファジィ真理値（メンバーシップ関数の
多値【グレード））を表わしている。ファジィ真理値は
０から１までの連続的な値［０，１］をとる。これに対
応して入力電圧は。

たとえば［ＯＶ、５Ｖ］に設定される。

上述のＭＩＮ回路、ＭＡＸ回路のコンパレータにおける
すべてのトランジスタはエミッタにおいて相互に結合し
ているので、この回路をエミッタ・カップルド・ファジ
ィ゛・ロジック・ゲート（ＥＣＦＬゲート）と名づける
。

上述のＭＩＮ回路、ＭＡＸ回路は、電流源（トランジス
タＱ　　、Ｑ　　、Ｑ　　、ＱＢ）によつ、て駆動され
る２つのエミッタ・フロアのカスケード接続であると考
えることができる。したがって、これらは非常に高い入
力インピーダンスおよび非常に低い出力インピーダンス
を示す。この事実は。

これらの回路が外部ノイズや信号のクロス・トークに強
いことを示し、後段に多くの回路を接続することができ
ることを意味している。

また、上述のＭＩＮ回路、ＭＡＸ回路は電流源によって
駆動されるので各トランジスタでの飽和は生じない。す
なわちベース領域における小数キャリアの蓄積効果は起
こらない。したがって。

これらの回路は非常に速い演算速度を示す。実験による
と応答速度は１０ｎｓｅｃ以下であった。

さらに、上述の回路の入力端子の１またはいくつかをオ
ーブンにしても９回路全体の入／出力静特性は影響を受
けない。このことは、大規模システムを構築するために
非常に重要である。

さらに上述の回路において、ＰＮＰ、ＮＰＮトランジス
タをｐチャネル、ｎチャネルＭＯＳＦＥＴにそれぞれ置
きかえることも可能である。

以上のことは、上述のＭＥＮ回路、ＭＡＸ回路のみなら
ず、以下に述べるすべての回路にあてはまる。

（２）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路の分類法に、ＭＩ
Ｎ回路、ＭＡＸ回路の発展形を考察するとともに、ファ
ジィ推論エンジンを構成する回路の説明の便宜のために
、これらをいくつかの形態に分類しておく。

第１図に示すＭＩＮ回路において、２つの入力Ｘ　　、
Ｘ　　のみを考えるために他の入力のためのトランジス
タＱ１３〜Ｑ１ｎを省略する。また入力ｘ１．ｘ２をそ
れぞれＸ、ｙと置く。するとこのＭＩＮ回路はＺ”ＸＡ
ｙの演算を行なう２入力１出力のＭＩＮ回路となる。こ
のような２入力１出力のＭＩＮ回路をｎ個用意すると、
第３図（Ａ）に示すように、　　２ｎ入力（ｘ　　、ｘ
２．　・。

ｘｏ、ｙｌ、ｙ２．・・・、ｙ）ｎ出力（ｚｌ。

Ｚ２＋・・・、２　　）のＭＩＮ回路となる。この回路
において、対応する入力Ｘ　とｙＩとによって■ １つの出力２　がＺ　　−Ｘ　　Ａ）’、として得られ
る。したがって、このタイプのＭＩＮ回路はコレスポン
ディングＭＩＮ回路（略してＣ−ＭＩＮという）と呼ぶ
ことにする。同じようにして。

ｚｌ−ｘｌｖｙｌ　（ｉ　−１〜ｎ）のＭＡＸ演算を行
なう２ｎ入力ｎ出力のＭＡＸ［ｉ路をコレスボンディン
グＭＡＸ回路（略してＣ−ＭＡＸという）と呼ぶ。

Ｃ−ＭＩＮ、Ｃ−ＭＡＸは、第３図（Ｂ）に示されるよ
うに記号化される。バスの記号と同じような肉太の矢印
はｎ本の信号ラインを表わしている。この矢印の内部に
記入されたｎは信号ライン数を示す。ファジィ・メンバ
ーシップ関数Ｘ。

Ｙのｎ個の多値が各信号ライン上に分布した電圧として
表わされる。したがって、Ｃ−ＭＩＮ。

Ｃ−ＭＡＸは２つのメンバーシップ関数ｘ、ｙのＭＩＮ
演算、ＭＡＸ演算をそれぞれ行なうための回路であると
いうことができる。演算により生成されたメンバーシッ
プ関数２のｎ個の多値を表わす電圧もまたｎ本の信号ラ
イン上に分布として現われる。

上述のＣ−ＭＩＮ、Ｃ−ＭＡＸとは対照的に。

第１図、第２図に示したｎ入力１出力のＭＩＮ回路、Ｍ
ＡＸ回路は、ｎ個の入力信号のアンサンプル演算結果を
出力するので、アンサンプルＭＩＮ回路、アンサンプル
ＭＡＸ回路（略してＥ−ＭＩＮ、Ｅ−ＭＡＸという）と
呼ぶ。これらの回路は、第４図（Ａ）に示すように簡単
化して示され、また第４図（Ｂ）のように記号化される
。

さらに、もう１つの特殊なＭＩＮ回路を提案しておく。

それは、上述した「ＡからＢへのファジィ関係」を実行
するデカルト積（または直積）ＭＩＮ回路（Ｃａｒｔｏ
ｓｌａｎ　ｐｒｏｄｕｃｔ　ＭＩＮ　ｃｌｒｃｕｉｔ：
略してＣＰ−ＭＩＮという）である。第（１）式で示し
たように、この実施例ではファジィ関係を表す演算とし
てＭＩＮ演算規則を採用している。

このＣＰ−ＭＩＮは。

Ａ−ｔａ、、ａ２．−、ａ　　、−、ａ　　１１　　　
　　　　　　　ｔａ Ｂ−（ｂ、ｂ、・・・、ｂ、、・・・、ｂ　　１１　　
２　　　　　Ｊ　　　　　ｎ を入力として、ファジィ関係 Ｒ−［ｒ、ｒ、・・・、「、、・・・、ｒコ１　　２　
　　　３　　　　　ｎ ｒ　１：、　””　ａ　＋　Ａ　ｂ　ｊを出力する回路
である。

ＣＰ−ＭＩＮの記号が第５図（Ａ）に、単純化した回路
が第５図（Ｂ）にそれぞれ示されている。そして、第５
図（Ｂ）にａ、ｂ、およびｒｓｊのライ１コ ンの交叉として記号化された回路の具体例が第６図に示
されている。第６図の回路は、第１図のＭＩＮ回路のト
ランジスタＱ１３〜Ｑ１ｎＧ省略して２入力に変形され
たＭＩＮ回路である。第６図において第１図に示すもの
と同一物に同一符号が付けられている。

（３）トランケーション回路 トランケージジン回路は、第７図に示すように２入力す
るメンバーシップ関数Ｘをある値ａで裁断するもので、
この裁断結果得られるメンバーシップ関数Ｘ゛を出力す
る。この回路は、後に示すように、ＭＩＮ、ＭＡＸ演算
を用いたファジィ推論エンジンを構築するために使用さ
れる。トランケーション回路は、ｎ個の入力、１個のト
ランケーティング入力ａおよびｎ個の出力をもつ。

トランケーション回路の具体例が第８図に示されている
。ファジィ・メンバーシップ関数Ｘを表わすｎ個の入力
はＸｌ、Ｘ２＋　・・・、Ｘ　で、トランケートされた
出力ファジィφメンバーシップ関数Ｘ゛はｘ’、’、・
・・、Ｘ　　°でそれぞれ表わさ１　　ｘ２　　　　　
ｎ れている。この回路は、２人カー出力のＭＩＮ回路をｎ
個並列に設け（すなわちＣ−ＭＩＮ）、かつ各ＭＩＮの
一方の入力を相互に接続してトランケーティング入力ａ
としたものということができる。また、トランケータと
コンベンセータとから構成されているということもでき
る。

（４）ＭＩ　Ｎ／ＭＡＸ回路 ＭＩＮ回路とＭＡＸ回路のカスケード接続は。

後述するファジィ推論エンジンの構築のためによく用い
られる。第９図はこのようなカスケード接続の例を示し
ている。第９図（Ａ）において１ｍ入力のＥ−ＭＩＮと
ｎ入力のＥ−ＭＩＨの出力側が２入力のＭＡＸ回路の入
力側に接続されている。

第９図（Ｉ３）には１ｍ入力のＥ−ＭＡＸとｎ入力のＥ
−ＭＡＸの後段に２入力ＭＩＮ回路が接続された回路が
示されている。ＮＩＮ回路とＭＡＸ回路のカスケード接
続の例はこれらに限られるものではなく、Ｃ−ＭＩＮと
Ｅ−ＭＡＸとのカスケード接続、複数の並列に設けられ
たＥ−ＭＩＮとＥ−ＭＡＸとの接続等々が考えられる。

第１図（Ａ）および第２図に示した具体的なＭＩＮ回路
、ＭＡＸ回路を利用して、第９図（Ａ）に示す回路を具
体化したものが第１Ｏ図に示されている。一方のＥ−Ｍ
ＩＮおよびＭＡＸ回路の構成素子の符号としては第１図
（Ａ）および第２図に示すものが採用されている。ただ
し、トランジスタＱ　にはＱｌ−符号が付けられている
。また、他ｎ 方のＥ−ＭＩＨにおいては一方のＥ−ＭＩＮの対応する
素子の符号にダッシュを付けである。トランジスタＱ１
０１に対応するトランジスタには符号Ｑ　°が付けられ
ている。

ｎ 第１０図において、ＥＭＩＮのコンペンセータ（トラン
ジスタＱ２）は、前述したように、前段のコンパレータ
のエミッタ接合における正の電圧シフトを補償するもの
である。また、２入力ＭＡＸ回路におけるコンベンセー
タ（トランジスタＱ９）は前段のコンパレータのエミッ
タ接合における負の電圧シフトを補償するものである。

Ｅ−ＭＩＮのコンベンセータとＭＡＸ回路のコンベンセ
ータとは互いに逆方向の電圧シフトを補償しているから
、これらのコンベンセータを省略しても、最終出力２の
値に変化はない。

この考え方にしたがって２両コンペンセータを省略する
ことによって構成した回路が第１１図に示されている。

第１Ｏ図の回路との比較によって、第１１図の回路はき
わめて簡素化されていることが理解できよう。これによ
って、トランジスタを節約し、動作速度を高速化し、電
力消費を低減させることができる。このコンペンセータ
省略技術は。

ＭＡＸ回路とＭＩＮ回路のカスケード接続またはトラン
ケーション回路とＭＡＸ回路のカスケード接続にも６効
に使用できるのはいうまでもない。

（５）コンドロールドＭＩ　Ｎ−ＭＡＸ回路コンドロー
ルドＭＩＮ−ＭＡＸ回路は、制御入力に応じてＭＩＮ回
路またはＭＡＸ回路として働く回路であり、その−例が
第１２図に示されている。この回路は、２つの信号入力
ｘ、ｙ、１つの制御入力Ｃおよび１つの出力２をもつ。

第１２図の回路は、第１１図のＭＩ　Ｎ−ＭＡＸ回路に
おけるＥ−ＭＩＮのトランジスタＱ１２〜Ｑ１゜Ｑ　°
〜Ｑ　゛を省略することによって構成され２１ｎ る。そして、トランジスタＱ　　、Ｑ　　’のベースに
信号入力Ｘ＋Ｖがそれぞれ与えられている。

さらに、トランジスタＱ　とＱ　゛のエミッタ間に、制
御入力Ｃによって制御されるアナログ・スイッチが接続
されている。このアナログ・スイッチは並列に接続され
た１対のｎチャネルおよびｐチャネルＭＯ３ＦＥＴ　　
Ｑ　　およびＱ３２から構成されており、ＦＥＴＱ３．
のゲートには制御入力Ｃが直接に、ＦＥＴ　Ｑ３２のゲ
ートには制御入力Ｃがインバータで反転されてそれぞれ
与えられる。

制御入力Ｃはバイナリイ値、すなわちＨレベル（たとえ
ば５Ｖ）およびＬレベル（たとえばＯＶ）をとる。制御
入力ＣがＬレベルの場合にはアナログ・スイッチはオフ
となる。この場合には第１２図の回路は、まさに第１１
図の回路からトランジスタＱ−Ｑ、Ｑ’〜Ｑ　°を除去
した１２　　１ｍ　　　１２　　　　ｉｎ 回路と同じになるから、２−（△ｘ）　Ｖ　（△ｙ）”
ｘｖｙの出力が得られ（△Ｘ、△ｙはｘ、ｙに等しく、
演算としては意味をもたないが第１１図とのアナロジイ
上このように表現した）ＭＡＸ回路として働く。制御入
力ＣがＨレベルの場合には、アナログ争スイ・ソチがオ
ンとなりトランジスタＱ　　、Ｑ　　’がコンパレータ
、トランジスタＱ　　、Ｑ　　のいずれか一方がコンベ
ンセータとして作用するので、ＭＩＮ回路となる（第１
図（Ａ）の回路と比較せよ）。このとき、２つの電流源
Ｑ、Ｑ、’が存在するので、トランジスタ■ Ｑ　　、Ｑ　　’のうち導通状態となったトランジス夕
には両型流源Ｑ、Ｑ’からの加算電流が流れ１す る。このため、４通状態となったトランジスタのエミッ
タ接合における電圧シフトはやや大きくなり、コンベン
セータによる補償に若干のエラーが生じる。しかしなが
ら、このエラーは実用上は殆んど問題にならない。とい
うのは、トランジスタのｖＥＢ−ＩＥ特性はきわめて急
峻な立上りをもっているからである。実験によると、エ
ミッタ電流力５ｍＡＪ）ときＶ　ＥＢｌ；ｉ　０．７１
　Ｖ　、　ｌ０ＩＡ（７）ときｖＥＢは０．７２５Ｖで
あった。したがつて、エミッタ電流Ｉｎがたとえ２倍に
なったとしても”ＩＥＢには０．０１５Ｖの差しか現わ
れない。信号入力Ｘまたはｙが０〜５Ｖの範囲で変化す
るとすると（ファジィ真理値θ〜１に対応）　、　　０
．０１５Ｖは完全に無視できる値である。

３、ファジィ推論エンジン （１）基本的な推論エンジン 上述したモーダス・ボネンスのファジィ推論を実行する
ユニットであるファジィ推論エンジンについて述べる。

まず、インプリケーションの前件部に１つのファジィ命
題（上述した「もしＸがＡならば：　ｘ＝ＡＪ　）のみ
を含む簡単な推論を実行する基本的な推論エンジンにつ
いて説明し１次により複雑な推論を実行する拡張された
ファジィ推論エンジン（拡張推論エンジン）について述
べる。

簡単な推論を実行する基本的なファジィ推論エンジンの
概念が第１３図に示されている。この推論エンジンは、
上述したファジィ推論の合成規則に基づいて与えられた
ファジィ命題に対応するファジィ争メンバーシップ関数
Ａ、ＢおよびＡ′を入力として、結論を表わすファジィ
・メンバーシップ関数Ｂ″を出力するものである。これ
らのファジィ・メンバーシップ関数Ａ、Ｂ、Ａ″および
Ｂ゛は、ファジィ集合の要素に対応するｍ本またはｎ本
の信号ライン上に分布したアナログ電圧によって具現化
される。

基本的なファジィ推論エンジンは、上述した第（２）式
、第（３）式または第（４）式の演算を実行する回路で
ある。第（２）、　（３）、　（４）式に対応して少な
くとも３種類のファジィ推論エンジンの構成が考えられ
るので、これらをタイプ［１］、　［２］、　［３］と
する。

（２）タイプ［１］ タイプ［１］の基本的なファジィ推論エンジンは第（２
）式の演算を実行するものであり、第１４図にそのブロ
ック図が示されている。ｍ本の信号ライン上に分布した
ファジィ・メンバーシップ関数Ａを表わす電圧入力とｎ
本の信号ライン上に分布したファジィ・メンバーシップ
関数Ｂを表わす電圧入力がＣＰ−ＭＩＮＩＩに与えられ
、ここでＡからＢへのファジィ関係ｋを表わすｎＸｍ個
の出力電圧信号（ｒ、、ｊ−１〜ｎ）が得られる。ｎ個
のＣ−ＭＩＮ１２が設けられており、各Ｃ−ＭＩＮ１２
にファジィ・メンバーシップ関数Ａ′を表わす信号（ｍ
個の電圧信号の集合）と上記のＣＰ−ＭＩＮ演算結果を
表わす信号ｒ　ｊ（ｒ　ｊはｎ個の電圧を信号よりなる
）とがそれぞれ与えられる。各Ｃ−ＭＩＮ１２の出力は
ａ　　Ａｒ１ｊ（ｉ−１〜ｎ）を表わすｍ個の電圧信号
よりなる。さらにｎ個のＥ−Ｍ　Ａ　Ｘ　１３が設けら
れており、各Ｅ−ＭＡＸ１３で入力するｍ個の電圧信号
のＭＡＸ演算が行なわれる。したがって、ｎ個のＥ−Ｍ
ＡＸ１３のｎ本の出力信号ライン上に分布したアナログ
電圧す、°の集合としての結論を表わすファジィ・メン
バーシップ関数Ｂ″を得ることができる。

Ｃ−ＭＩＮ１２とＥ−ＭＡＸ１３のカスケード接続にお
いて、上述したようにコンペンセータを省略することが
可能である。

（３）タイプ［２］ タイプ［２］の基本的なファジィ推論エンジンは第（３
）式の演算を実行するものであり、第１５図にそのブロ
ック図の一部が示されている。すべてのｊ（ｊ””１〜
ｎ）についてａ１°△ａｌＡｂｊ　（ｉ−１〜ｍ）の演
算を実行する必要がある。このため、各ｊの値に対して
ｍ個のＥ−ＭＩＮ２１が設けられ、各Ｅ−ＭＩＮ２１に
す、ａ’、ａ（ｉｍ１〜ｍ）の電圧信号が入力している
。合計ｎＸｍ個のＥ−ＭＩＮが必要である。各ｊの値に
対してｍ個のＥ−ＭＩＮ２１のｍ個の出力がＥ−ＭＡＸ
２２に送られる。ｎ個のＥ−ＭＡＸ回路２２が設けられ
ており、各Ｅ−ＭＡＸ２２から出力電圧す、’（ｊ−１
〜ｎ）が得られる。

この回路においてもＥ−ＭＩＮ２１とＥ−ＭＡＸ２２と
のカスケード接続においてコンベンセータを省略するこ
とができる。

第１６図は、第１５図に示すブロック図のうち１つのす
、（具体的にはｂ１゛）を得るための具体的口路構成を
示している。Ｅ−ＭＩＮ２１およびＥ−ＭＡＸ２２にお
いて、第１図（Ａ）および第２図に示すものと同゛−物
には同一符号が付けられているので。

その構成を容易に理解することができよう。Ｅ−ＭＩＮ
２１の電流源として働くトランジスタＱ１と新たに設け
られたトランジスタＱ３３とによってマルチ出力電流ミ
ラーが構成されており、トランジスタＱ　は電流源■１
１によって駆動される。したかって、簡単な構成ですべ
てのＥ−ＭＩＮ２１が等しい電流で駆動されることにな
る。同じようにＥ−ＭＡＸ２２の電流源としてのトラン
ジスタＱ７は新たに設けられたトランジスタＱ３４と電
流ミラーを構成しており、電流源１１２によって駆動さ
れる。

（４）タイプ［３］ タイプ［３］の基本的なファジィ推論エンジンは第（４
）式の演算を実行するものであり、そのブロック図が第
１７図に示されている。それぞれｍ本の信号ライン上に
分布したファジィ・メンバーシップ関数Ａ、Ａ−を表わ
す電圧がＣ−ＭＡＸ３１に与えられ、ここでａｔ゛Δａ
１　（ｉｍｌ〜ｍ）のＭＩＮ演算が行なわれる。そのｍ
個の出力電圧はＥ−ＭＡＸ３２に入力する。このＥ−Ｍ
ＡＸ航　　　　。

２２の出力は、ＶａＡａ、を表わし、トランケーも・−
１ ティング入力ａとしてトランケーション回路３３に与え
られる。他方、トランケーション回路３３にはｎ本の信
号ライン上に分布したファジィ・メンバーシップ関数Ｂ
を表わす電圧（ｂ、、ｊ−１〜コ ｎ）が入力している。結局、トランケーション回路３３
で第（４）式の演算が行なわれ、ｎ本の出力ライン上に
分布したアナログ電圧す、°の果合としての結論Ｂ゛を
得ることができる。

このタイプ［３］のファジィ推論エンジンの具体的な電
子回路が第１８図に示されている。これらの図において
、第１図（＾）、第２図、第８図および第１６図に示す
ものに対応する素子には同一符号が付けられている。Ｃ
−ＭＩＮ３１とＥ−ＭＡＸ３２のカスケード接続におい
てコンペンセータは省略されている。トランケーション
回路３３は第８図に示すものと全く同じである。Ｃ−Ｍ
ＩＮ３１のｍ個の電流源としてのトランジスタＱ１は、
トランケーション回路３３のトランジスタＱ１とともに
。

トランジスタＱ３３とマルチ出力電流ミラーを構成して
いる。Ｅ−ＭＡＸ３２における電流源としてのトランジ
スタＱ７は、トランケーション回路３３のトランジスタ
Ｑ　とともにトランジスタＱ３４と７ルチ出力電流ミラ
ーを構成している。

タイプ［３］の推論エンジンは、他のタイプ［１１およ
び［２］の推論エンジンに比べてその構成が非常に簡素
になっている。このタイプ［３］の推論エンジンは、ト
ランジスタＱＱ　　を除くと。

３Ｂ’　　３４ （４ｍ＋５ｎ＋ｌ）個のトランジスタによって構成され
る。モノリシックＩＣの形ではなく。

個別部品のバイポーラ・トランジスタを用いた実験によ
って、　１００ｎｓｅｃ　　（１Ｏ−７ｓｅｃ）ノ演算
速度が得られた。これは、この基本的な推論エンジンは
１秒間に実にｔｏ、ｏｏｏ。０００回のファジィ推論を
実現できることを意味している（１０Ｍｅｇａ　ＦＩＰ
Ｓ　：　ＰＩＰＳ　＝Ｆｕｚｚｙ　Ｉｎｆｅｒｅｎｃｅ
ｓ　Ｐｅｒ　５ｅｃｏｎｄ）。

（５）拡張推論エンジン 次に示すように、インプリケーションの前件部に２つの
ファジィ命題を含む推論が必要となることがある。これ
が拡張ファジィ推論と呼ばれるものである。インプリケ
ーションの前件部は「かつ／または（ａｎｄｌｏｒ）　
Ｊによって結合されている。

「かつ（ａｎｄ）Ｊまたは「または（ｏｒ）Ｊのいずれ
か一方が選択される。

インプリケーション： ＸがＡでかつ／またはｙがＢなら ば、２はＣである （　ＩＩ’　ｘ　１ｓ　Ａ　ａｎｄｌｏｒ　ｙ　ｌｓ　
Ｂ、　ｔｈｅｎ　ｚ　ｉｓ　Ｃ）ブレミス：ＸはＡ゛で
かつ／またはｙはＢｏである結　　論：２はＣ′である
。

これは次のように記号で表現される インプリケーション： ｘ　＝　Ａ　ａｎｄｌｏｒ　ｙ　ｍ　Ｂ　−ｂ　ｚ　ｍ
　Ｃプ　し　ミ　ス：ｘ−Ａ″　ａｎｄｌｏｒ　ｙ　−
Ｂ　’結　　　　　　論：ｚ−Ｃ− この拡張ファジィ推論は、拡張ファジィ推論エンジンに
よって実行される。拡張推論エンジンの概念が第１９図
に示されている。入力はファジィ拳メンバーシップ関数
Ａ、Ｂ、Ｃ，Ａ−およびＢ＝、ならびに「かつ／または
」の結合を選択するための結合選択Ｃである。出力は結
論を表わすファジィ拳メンバーシップ関数Ｃ−となる。

ファジィ・メンバーシップ関数Ａ、Ａ−はｍ本の信号ラ
イン上に分布した電圧によって、Ｂ、Ｂ＝はｍ゛本の信
号ライン上に分布した電圧によって。

Ｃは１１本の信号ライン上に分布した電圧によってそれ
ぞれ表わされる。

第２０図はこの拡張された推論エンジンの構成を示して
おり、これは第１７図に示すタイプ［３］の基本的な推
論エンジンの構成を若干修正することによって得られる
。ファジィ・メンパージ１．ブ関数ＡとＡ゛との間でＣ
−ＭＩＮ演算が行なわれ（Ｃ−Ｍ　Ｉ　Ｎ３１Ａ）　、
その結果を表わすｍ個の電圧のＥ−ＭＡＸ演算が行なわ
れる（Ｅ−ＭＡＸ３２人）。ファジィ・メンバーシップ
関数ＢとＢｏとについてもＣ−ＭＩＮ、Ｅ−ＭＡＸの演
算が行なわれる（Ｃ−ＭＩＮ３１Ｂ、Ｅ−ＭＡＸ３２Ｂ
）。結合「かつ（ａｎｄ）Ｊはこの実施例ではＭＩＮ演
算によって、「または（ｏｒ）ＪはＭＡＸ演算によって
それぞれ実現される。この結合の演算と選択が容易に可
能となるように、上述したコンドロールドＭＩＮ−ＭＡ
Ｘ回路３４が用いられる。２つのＥ−ＭＡＸの演算結果
はこのコンドロールドＭＩＮ−ＭＡＸ回路３４に入力す
る。そして、「かつ」か「または」を選択するための結
合選択入力信号ＣがコンドロールドＭＩ　Ｎ−ＭＡＸ回
路３４の制御入力として与えられる。ファジィ・メンバ
ーシップ関数Ｃはトランケージジン回路８３に与えられ
、そのトランケーショング信号としてコンドロールドＭ
ＩＮ−ＭＡＸ回路３４の出力ａが与えられる。トランケ
ーション回路３３から結論Ｃ′を表わすファジィ・メン
バーシップ関数の電圧分布が得られる。

【図面の簡単な説明】

第１図（Ａ）はｎ入力１出力ＮＩＮ回路の例を示す回路
図、第１図（Ｂ）はその改良型を示す回路図。 第２図はｎ入力１出力ＭＡＸ回路を示す回路図である。 第３図から第６図はＭＩＮ回路またはＭＡＸ回路の分類
を示すもので、第３図（Ａ）はコレスボンディングＭＩ
Ｎ　（Ｃ−ＭＩＮ）またはコレスボンディングＭＡＸ　
（Ｃ−ＭＡＸ）の概念を、第３図（Ｂ）はその記号をそ
れぞれ示し、第４図（Ａ）はアンサンプルＭＩＮ　（Ｅ
−ＭＩＮ）またはアンサンプルＭＡＸ　（Ｅ−ＭＡＸ）
の概念を、第４図（Ｂ）はその記号をそれぞれ示し、第
５図（Ａ）はデカルト積（または直積）ＮＩＮ回路（Ｃ
Ｐ−ＭＩＮ）の記号を、第５図（Ｂ）はその単純化した
回路をそれぞれ示し、第６図は第５図（Ｂ）にラインの
交叉として記号化された回路の具体例を示す回路図であ
る。 第７図はトランケーション回路の概念を示し。 第８図はトランケーション回路の具体例を示す回路図で
ある。 第９図（Ａ）、　（Ｉｌ）は、ＮＩＮ回路とＭＡＸ回路
のカスケード接続をそれぞれ示すブロック図、第１０図
は第９図（Ａ）の回路の具体例を示す回路図、第１１図
は第１０図の回路のコンペンセータを省略した回路を示
す回路図である。 第１２図はコンドロールドＭＩＮ−ＭＡＸ回路を示す回
路図である。 第１３図は基本的なファジィ推論エンジンの概念を示す
ものである。 第１４図はタイプ［１］のファジィ推論エンジンの構成
を示すブロック図である。 第１５図はタイプ［２］のファジィ推論エンジンの構成
の一部を示すブロック図、第１６図はその具体的回路を
示す回路図である。 第１７図はタイプ［３］のファジィ推論エンジンの構成
を示すブロック図、第１８図はその具体的回路を示す回
路図である。 第１９図は、拡張ファジィ推論エンジンの概念を示すも
のであり、第２０図はその構成の一例を示すブロック図
である。 Ｑ　　、Ｑ　　、・・・、Ｑｌ、・・・ＭＩＮ回路のト
ランジスタ。 Ｑ　　’、Ｑ　　’、・・・、Ｑ　゛・・・ＭＡＸ回路
の１１　　　１２　　　　　　ｉｎ トランジスタ。 以　　上 特許出願人　　立石電機株式会社 代　理　人　　弁理士　牛久健司 （外１名） 第３ （Ａ） 第４１ （Ａ） ２■Ｖｘ＋ 図 （Ｂ） 第５図 ｒｉ　”ＱｔＡｔ）ｊ ・奪 〉 ＣＳ＝ 〉 でに ε≦工 緯 ｉ　　　　　　　　　　が 第１７図 Ｂ′ 第１９図 第２０図

Claims (1)

1. 【特許請求の範囲】 制御端子に入力がそれぞれ与えられ、かつキャリア注入
   端子が共通に結合されて出力端子となる複数の３端子制
   御素子が、最も小さい入力が与えられた３端子制御素子
   が導通状態となるように接続されてなるＭＩＮ演算のた
   めのコンパレータと、 制御端子に入力がそれぞれ与えられ、かつキャリア注入
   端子が共通に結合されて出力端子となる複数の３端子制
   御素子が、最も大きい入力が与えられた３端子制御素子
   が導通状態となるように接続されてなるＭＡＸ演算のた
   めのコンパレータとが、 カスケードに接続されてなるＭＩＮ／ＭＡＸ回路。