JPS63128241A - パタ−ン欠陥検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 本発明は、被検査対象上のパターン画像を入力し、この
入力パターンと基準パターンとのマツチングによりパタ
ーン欠陥を検査するパターン欠陥検査装置において、上
記マツチングを行う前に入力パターンの位置変位を検出
して補正するための回路を設け、かつ上記マツチング結
果から不一致画素を得て、その中からラインエツジノイ
ズを除去するための回路を設けたことにより、マツチン
グ時のパターンの位置決めを容易にし、検査時間の短縮
化を図ると共に、欠陥検出能力の向上を可能にしたもの
である。

〔産業上の利用分野〕

本発明は、リードフレーム、プリント板パターン、ＩＣ
パターン等、普通のビデオカメラでは十分な分解能で撮
像できないような高精度な（画素数が多い）パターンを
対象として、自動で欠陥検査を行うためのパターン欠陥
検査装置に関する。

〔従　来　の　技　術〕

従来のパターン欠陥検査装置としては、全面一括パター
ンマツチングによるものと、局所ハターンマソチングに
よるものとが提案されている。

全面一括パターンマツチングによる装置は、画像入力系
によって得られた入力パターンを画像メモリに記憶し、
この入力パターンの全面（例えば２０００　ｘ　１００
０画素程度）と、予め辞書として記憶されている全体的
な基準パターンとの一括マソチングを行うようにしたも
のである。

局所パターンマツチングによる装置は、上記全体的な基
準パターンの内の一部分（５０Ｘ　５０画素程度）を局
所辞書として記憶しておき、このような局所辞書と入力
パターンとの部分的なマツチングを行うようにしたもの
である。

〔発明が解決しようとする問題点〕

上記全面一括パターンマツチングによる装置では、マツ
チングの際のパターンの正確な位置決めが比較的容易で
あるという利点はあるが、対象の位置ずれが大きいと検
査時間が膨大となり、しかも欠陥検出能力が低いという
欠点かあ。

例えば、パターンの大きさを２０００　ｘ　１０００ビ
ツト、許容すべき位置ずれ範囲を０．２１１１、分解能
を０．０２＝６− 龍とすると、１回のマツチングの照合は２０００　Ｘ　
１０００＝　２　Ｘｌ０６ビソトであって、上記位置ず
れに応じて左右方向及び上下方向へそれぞれ±１０ビッ
ト移動させなければならないので、全体では（２×１０
６）　　ｘ２１ｘ２１＝８．８２ｘｌＯ”　ビット　（
＝８８２　Ｍビット）という膨大なピントの照合が必要
となり、これに応じて検査時間も膨大となる。また、パ
ターンマツチングによって得られる全ての不一致ヒツト
の数を例えば１００ビツトとすると、この中には、欠陥
による不一致ピント（例えば５０ビット程度）の他に、
ラインエツジノイズ（パターンマツチングの際のエツジ
に存在する量子化誤差による凹凸で生じるノイズ）によ
る不要な不一致ビットも多く存在する（例えば５０ビッ
ト程度）ため、必要な不一致ビット（欠陥による不一致
ビット）が目立たなくなってしまい、小さな欠陥は検出
から漏れてしまうことがあった。

一方、局所パターンマツチングによる装置では、検査時
間が短く、またノイズに強いことから欠陥検出能力も高
いという利点を有するが、その反面、局所辞書と類似す
る箇所が入力パターン中に複数箇所存在するような場合
も多くあるため、このような場合はパターンマツチング
の際の位置決めを誤る可能性が高いという欠点があった
。

本発明は、上記従来の装置の欠点をなくし、かつ利点を
活かすことにより、パターンマツチング時のパターンの
正確な位置決めを容易にすると共に、検査時間の短縮化
と高い欠陥検出能力を実現できるパターン欠陥検査装置
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のパターン欠陥検査装置は、画像入力系から得ら
れた入力パターンの位置変位を検出する入力パターン位
置検出回路と、その位置変位に基づいて入力パターンの
回転方向の位置変位を補正する入力パターン回転補正回
路とをパターンマツチング回路よりも前段に設けると共
に、パターンマツチングの結果から不一致画素を検出し
てその分布を差分パターンとして抽出する不一致画素検
出回路と、その差分パターンの中からラインエツジノイ
ズを除去するラインエツジノイズ除去回路とを設けたこ
とを特徴とする。

（作　　　用〕 入力パターン位置検出回路及び入力パターン回転補正回
路をパターンマツチング回路の前段に設けたことにより
、パターンマツチング時のパターンの正確な位置決めが
容易になり、よってずれ補正のための時間が短縮され、
それに伴い全体の検査時間も非常に短かくなる。それと
共に、不一致画素検出回路及びラインエツジノイズ除去
回路を用いたことにより、ラインエツジノイズによる欠
陥検出能力の低下が防止され、小さな欠陥でも感度良く
検出されるようになる。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例を示す構成図である。本実
施例は、光源１、ディフューザ２、結像用レンズ３、Ｃ
ＯＤ等のラインセンサ４及びステージ５等からなる光学
系を備えるとともに、画像入力回路６、例えば４Ｍビッ
トのフレームメモリ７、例えば４にビットの基準パター
ンメモリ８、入力パターン位置検出回路９、入力パター
ン回転補正回路１０、パターンマツチング回路１１、不
一致画素メモリ１２、ラインエツジノイズ除去回路１３
及び不一致画素群ラベリング及び面積計数回路１４を備
えている。これらの回路は、ＩＥ３７９６等のバスを介
してＣＰＵ１５によって制御される。更に、Ｉ／、０イ
ンターフエイス１６やキーボード（Ｋ−Ｂ）／表示装置
（Ｄｉｓｐｌａｙ）　　１７も上記バスに接続されてい
る。

次に、本実施例における検査の手順を第２図に基づいて
説明する。なお、被検査対象としては、第３図に示すよ
うな４０＋＋ｍＸ２Ｏｎ＋ｎのリードフレームＭを用い
る。

まず、ステップＳＴＩで画像入力を行う。この画像入力
では、まず光源１の光をディフー−ザ２で拡散させて均
一な光を作り、これをリードフレームＭの下方から照射
する。それと共に、ステージ５を矢印方向に順次移動さ
せながら、リードフレームＭ上のパターンを結像用レン
ズ３を介してラインセンサ４で読取っていき、この読取
り信号を画像入力回路６に送る。次にステップＳＴ２で
、上記画像入力回路６で得られた入力パターンをフレー
ムメモリ７に書き込む。このフレームメモリ７には、上
記入力パターンが例えば２０００画素Ｘｌ０００画素で
記憶される。

次に、ステップＳＴ３で上記入力パターンの位置変位の
検出を行う。この検出は入力パターン位置検出回路９に
よって行われる。ここでは、フレームメモリ７内に、第
４図（ａ）に示すようにそれぞれ２０ビット程度の６個
の画素カウントエリアＢ１〜Ｂ６を予め設定しておく。

そして、同図（ｂｌに示すように上記エリアＢ、〜Ｂ６
と入力パターンＰとが重なった部分の画素数（すなわち
上記エリアＢ１〜Ｂ６内の黒画素数ｂ１〜ｂ６）を計数
する。

黒画素数す、〜ｂ６が得られたら、以下の式に基づいて
、Ｘ方向の位置変位Δｘ、ｙ方向の位置変位ΔＹ、及び
回転方向の位置変位θを求める。なお、画素カウントエ
リアＢ、、８２間及びＢａ。

Ｂ５間の距離をＣとする。

ΔＸ−ｂ　３ｂ　ｂ ΔＹ＝　（ｂｌ　　＋ｂｚ　）　　　（ｂｓ　＋ｂ４）
θ−ｔａｎ−・−ｑユニ）捜二ツ上ムづどλ−Ｃ ΔＸ、ΔＹ、θがいずれもゼロとなる位置が基準となる
位置である。上記位置変位の検出が終了したら、ステッ
プＳＴ４で入力パターンの上記回転方向の位置変位θの
補正を行う。この補正は、入力パターン回転補正回路１
０で行われる。まず、ｔａｎ　θ−１／ｎとすれば、回
転方向の位置変位θは、Ｘ、Ｙ方向にｎｉｌに分解でき
る。このことから、まず第５図ｆａｔに示すように入力
パターンＰに対しＸ方向へｎビット行った所からＹ方向
へ１ビツトシフトし、これを順次行うことにより同図（
ｂｌのようになり、Ｙ方向の補正が行われる。続いて、
同図（ｂｌに示すように、上記Ｙ方向補正後の入力パタ
ーンＰ、に対しＹ方向へｎビット行った所からＸ方向へ
１ビツトシフトし、これを順次行うことによりＸ方向補
正が行われる。この結果、同図（Ｃ１に示すような、回
転補正された入力パターンＰ２が得られる。

上記回転補正が済んだら、次はステップＳＴ５でパター
ンマツチングを行う。これは、第１図のパターンマツチ
ング回路１１によって行われる。

このパターンマツチングは、第６図（ａｌに示すように
、回転補正後の入力パターンＰ２に対して、第１図中の
基準パターンメモリ８に予め記憶されている基準パター
ンＰ０を上下左右斜め方向（矢印方向）へ順次所定ビッ
トだけずらしながら、それぞれの位置で互いの画素のＥ
ＯＲ（排他的論理和）をとることにより行い、その結果
得られる不一致画素の数が最小となる位置をマツチング
位置とする。

続いてステップＳＴ６に進む。ここでは、上記マツチン
グ位置における不一致画素を検出して、この不一致画素
の分布を差分パターンとして抽出し、これを第１図中の
不一致画素メモリ１２に記憶する。第６図（ｂ）に、こ
こで記憶された差分パターンＰ３の一例を示す。この差
分パターンＰ３には、欠陥による不一致ビットｍ、、ｍ
ｚの他に、ラインエツジノイズによる不要な不一致ビッ
トｍ３〜ｍ６も存在する。

そこで次にステップＳＴ７に移り、ラインエツジノイズ
による不一致ビットｍ３〜ｍ６を除去する処理を行う。

これは、第１図に示したラインエツジノイズ除去回路１
３で行われる。具体的には、例えば第７図（ａｌに示す
ようなそれぞれ縦、横、斜め方向への１本のライン状の
パターンを持つ３×３のマトリクスフィルタｆ、−ｆ４
を用い、第６図（ｂ）に示した差分パターンＰ３の各位
置でＡＮＤ（論理積）をとり、ＡＮＤがとれたら、その
時のマトリクス中心アドレスの符号を「１」から「０」
に変えるようにする。更にラインエツジノイズ除去回路
１３は、差分パターンＰ３の中から不要な孤立ビット（
不図示）を除去する孤立ビット除去回路を含んでいる。

この回路では、例えば第７図（ａ）に示すような、孤立
ビットパターンを持つ３×３のマトリクスフィルタｆ、
を用いて上記と同様にＡＮＤをとり、ＡＮＤがとれたら
、その時のマトリクス中心アドレスの符号を「１」かも
「０」に変えるようにする。その結果、差分パターン欠
陥中のラインエツジノイズによる不一致ビットｍ３〜ｍ
６及び孤立ビットが除去され、その後には第７図ｆｂｌ
に示すように欠陥による不一致ビットｍ、、ｍｌだけが
残る。

次にステップＳＴ８で第８図に示すように、不要な不一
致ビット除去後の差分パターンＰ、に対し、その中の不
一致画素群にそれぞれラベルを付すと共に、各不一致画
素群の面積（ビット数）を計数する。この処理は既知の
処理であり、第１図中の不一致画素群ラベリング及び面
積計数回路１４で行われる。この処理により、パターン
中に欠陥が何個有るか、またその面積はどのくらいかが
わかる。その後は、この結果に基づいて欠陥判定を行い
、最後にその判定結果を出力する。

上述した本実施例のパターン欠陥検査装置においては、
パターンマツチング回路１１の前段に、入力パターン位
置検出回路９及び入力パターン回転補正回路１０を設け
たので、パターンマツチング時のパターンの正確な位置
決めが容易になり、よってずれ補正のための時間が短縮
され、それに伴って全体の検査時間も非常に短くなる。

例えば、前述したように従来の全面一括パターンマツチ
ングによる装置では約８００Ｍビットという膨大なビッ
トの照合が必要であったが、本実施例では数回のパター
ンマツチングしか必要としないので（第６図ｆａｔ参照
）、約５０Ｍビットという非常に少ないビットの照合で
済ませることができる。

また、パターンマツチング回路１１の後段に、不一致画
素検出回路及びラインエツジノイズ除去回路１３を設け
たことにより、パターンマツチング後に取出された差分
パターンからラインエツジノイズを除去し、欠陥による
不一致画素だけを目立たせることができるので、小さな
欠陥でも感度良く検出することができる。

なお、上記実施例では、検査の対象としてリードフレー
ムを用いたが、本発明はこれに限定されることはなく、
プリント板パターンやＩＣ，パターン等の各種の高精度
なパターンに対して適用し得るものである。

〔発明の効果〕

本発明のパターン欠陥検査装置によれば、パターンマツ
チング時のパターンの正確な位置決めが極めて容易にな
り、これによって検査時間の短縮化を実現できるように
なったと共に、ノイズに強く、欠陥検出能力を一段と高
めることができるようになった。従って本発明は、パタ
ーン欠陥の自動検査を容易に実用化し得るものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は同実
施例における検査の手順を示すフローチャート、 第３図は同実施例において被検査対象として用いるリー
ドフレームを示す平面図、 第４図（８１及び（ｂ）は同実施例に係る位置検出を説
明するための図、 第５図（ａｌ〜（Ｃ１は同実施例に係る入力パターン回
転補正を説明するための図、 第６図（ａｌ及び（ｂｌは同実施例に係るパターンマツ
チング及び差分パターン抽出を説明するための図、第７
図（ａｌ及び（ｂｌは同実施例に係るラインエツジノイ
ズ除去を説明するための図、 第８図は同実施例に係るラベリング及び面積計数を説明
するための図である。 ６・・・画像入力回路、 ７・・・フレームメモリ、 ８・・・基準パターンメモリ、 ９・・・入力パターン位置検出回路、 １０・・・入力パターン回転補正回路、１１・・・パタ
ーンマツチング回路、 １２・・・不一致画素メモリ、 １３・・・ラインエツジノイズ除去回路、１４・・・不
一致画素群ラベリング及び面積計数回路。

Claims (1)

1. 【特許請求の範囲】 １）被検査対象のパターン画像を光学的に読取って入力
   する画像入力系（１〜６）と、 該画像入力系によって得られた入力パターンを記憶する
   画像メモリ（７）と、 前記入力パターンと予め記憶されている基準パターンと
   のマッチングを行うパターンマッチング回路（１１）と
   を備えるパターン欠陥検査装置において、 前記入力パターンの位置変位を検出する入力パターン位
   置検出回路（９）と、 該入力パターン位置検出回路で検出された位置変位に基
   づいて前記入力パターンの回転方向の位置変位を補正す
   る入力パターン回転補正回路（１０）とを前記パターン
   マッチング回路よりも前段に設けると共に、 前記パターンマッチング回路のマッチング結果から不一
   致画素を検出し、該不一致画素の分布を差分パターンと
   して抽出する不一致画素検出回路（１２）と、 前記差分パターンの中からラインエッジノイズを除去す
   るラインエッジノイズ除去回路（１３）とを設けたこと
   を特徴とするパターン欠陥検査装置。 ２）前記入力パターン位置検出回路は、前記画像メモリ
   内に複数のエリアを設定し、該エリア内で前記入力パタ
   ーンが占める画素数に基づいて前記位置変位を検出する
   ことを特徴とする特許請求の範囲第１項記載のパターン
   欠陥検査装置。 ３）前記入力パターン回転補正回路は、前記回転方向の
   位置変位を互いに直交するＸ、Ｙ方向の位置変位に分解
   し、該Ｘ、Ｙ方向のそれぞれの位置変位に対して順次補
   正を行うことを特徴とする特許請求の範囲第１項または
   第２項記載のパターン欠陥検査装置。 ４）前記パターンマッチング回路は、前記補正後の入力
   パターンに対して前記基準パターンを所定方向に所定ビ
   ットだけずらしながら、それぞれの位置で互いの画素の
   排他的論理和をとり、その結果得られる不一致画素の数
   が最小となる位置をマッチング位置とすることを特徴と
   する特許請求の範囲第１項乃至第３項のいずれか１つに
   記載のパターン欠陥検査装置。 ５）前記ラインエッジノイズ除去回路は、それぞれ縦、
   横、斜め方向へのライン状のパターンを持つ複数のマト
   リクスフィルタを用い、前記差分パターンの各位置で該
   マトリクスフィルタとの論理積をとり、その結果得られ
   る一致画素をラインエッジノイズとして前記差分パター
   ンの中から除去することを特徴とする特許請求の範囲第
   １項乃至第４項のいずれか１つに記載のパターン欠陥検
   査装置。 ６）前記ラインエッジノイズ除去回路は、前記差分パタ
   ーンの中から孤立ビットを除去する孤立ビット除去回路
   を含むことを特徴とする特許請求の範囲第１項乃至第５
   項のいずれか１つに記載のパターン欠陥検査装置。 ７）前記孤立ビット除去回路は、孤立ビットパターンを
   持つマトリクスフィルタを用い、前記差分パターンの各
   位置で該マトリクスフィルタとの論理積をとり、その結
   果得られる一致画素を孤立ビットとして前記差分パター
   ンの中から除去することを特徴とする特許請求の範囲第
   ６項記載のパターン欠陥検査装置。 ８）前記差分パターン中の不一致画素群にそれぞれラベ
   ルを付すとともに各不一致画素群の面積を計数する不一
   致画素群ラベリング及び面積計数回路を更に設けたこと
   を特徴とする特許請求の範囲第１項乃至第７項のいずれ
   か１つに記載のパターン欠陥検査装置。