JPS63131576A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63131576A JPS63131576A JP27774786A JP27774786A JPS63131576A JP S63131576 A JPS63131576 A JP S63131576A JP 27774786 A JP27774786 A JP 27774786A JP 27774786 A JP27774786 A JP 27774786A JP S63131576 A JPS63131576 A JP S63131576A
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- JP
- Japan
- Prior art keywords
- ions
- layer
- polycrystalline
- gate electrode
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、イオン注入を用いてＬＤＤ （Ｌｉｇｈｔｌ
ｙＤｏｐｅｄ Ｄｒａｉｎ）構造を制御性良（形成する
方法に関するものである。
ｙＤｏｐｅｄ Ｄｒａｉｎ）構造を制御性良（形成する
方法に関するものである。
本発明は、ＬＤＤ構造のトランジスタを製造する方法に
於いて、ゲート長方向に平行な断面で上辺と下辺の長さ
が異なるゲート電極を形成し、上辺と下辺のうちの長い
方の辺を通過させて低濃度の不純物をイオン注入し、そ
の長い辺を通過させない様にして高濃度の不純物をイオ
ン注入させる事によって、寸法の正確に制御されたＬＤ
Ｄ構造を従来の製造方法に比較して簡便な方法で得るこ
とを可能としたものである。
於いて、ゲート長方向に平行な断面で上辺と下辺の長さ
が異なるゲート電極を形成し、上辺と下辺のうちの長い
方の辺を通過させて低濃度の不純物をイオン注入し、そ
の長い辺を通過させない様にして高濃度の不純物をイオ
ン注入させる事によって、寸法の正確に制御されたＬＤ
Ｄ構造を従来の製造方法に比較して簡便な方法で得るこ
とを可能としたものである。
超ＬＳＩの集積度が向上するにつれて、トランジスタは
縮小、微細化されているが、チャンネル長が１１ｍ以下
になると、短チャンネル効果、チャンネル・ホット・エ
レクトロン注入効果、ドレイン近傍でのキャリアの衝突
イオン化・なだれ破壊、ドレイン近傍での光電子発生、
ソース・ドレイン間の絶縁破壊、ソース・ドレイン間の
パンチスルー、ドレイン抵抗増大による信号伝達遅延と
言った様々な問題が発生している。
縮小、微細化されているが、チャンネル長が１１ｍ以下
になると、短チャンネル効果、チャンネル・ホット・エ
レクトロン注入効果、ドレイン近傍でのキャリアの衝突
イオン化・なだれ破壊、ドレイン近傍での光電子発生、
ソース・ドレイン間の絶縁破壊、ソース・ドレイン間の
パンチスルー、ドレイン抵抗増大による信号伝達遅延と
言った様々な問題が発生している。
これらの問題は、ドレイン電界が大きいために発生する
もので、これを防止するためにＬＤＤ構造が用いられる
。これは、ドレインをｎ−１ｎ９の二重構造にしてドレ
インの空欠層をチャンネル領域のみならずｎ−側にも広
がらせることによって、ドレイン電界を弱めるものであ
る。
もので、これを防止するためにＬＤＤ構造が用いられる
。これは、ドレインをｎ−１ｎ９の二重構造にしてドレ
インの空欠層をチャンネル領域のみならずｎ−側にも広
がらせることによって、ドレイン電界を弱めるものであ
る。
第２図に基づいて、従来のＬＤＤ構造の製造方法を説明
する。
する。
通常の方法と同様にして、ｐ型Ｓｉ基板ｌ上のフィール
ド酸化膜２の内側にトランジスタを形成する。多結晶Ｓ
ｉのゲート電極３をパターニングした後、これをマスク
にしてＰｏをイオン注入して電界緩和用のｎ−領域を形
成する（第２図Ａ）。
ド酸化膜２の内側にトランジスタを形成する。多結晶Ｓ
ｉのゲート電極３をパターニングした後、これをマスク
にしてＰｏをイオン注入して電界緩和用のｎ−領域を形
成する（第２図Ａ）。
全面にＳｉＯ□層４をＣＶＤ法により成長させる（第２
図Ｂ）。
図Ｂ）。
ＲＩＨ法によりゲート電極３の上面が露出するまで、Ｃ
ＶＤ ５ｉＯｚＪＷ ４をバックエッチして、サイドウ
オールにＳｉＯ□層４′を残す（第２図Ｃ）。
ＶＤ ５ｉＯｚＪＷ ４をバックエッチして、サイドウ
オールにＳｉＯ□層４′を残す（第２図Ｃ）。
Ａｓ”をイオン注入してｎ“のソース、ドレイン領域を
形成する（第２図Ｄ）。（「日経マイクロデバイスＪ
１９８５年夏号 Ｐ、４３）〔発明が解決しようとす
る問題点〕 従来のＬＤＤ構造の製造方法では、サイドウオールはＣ
ＶＤ ＳｉＯ□層のバックエッチにより形成されるので
、サイドウオールの幅を厳密にコントロールすることは
困難であった。
形成する（第２図Ｄ）。（「日経マイクロデバイスＪ
１９８５年夏号 Ｐ、４３）〔発明が解決しようとす
る問題点〕 従来のＬＤＤ構造の製造方法では、サイドウオールはＣ
ＶＤ ＳｉＯ□層のバックエッチにより形成されるので
、サイドウオールの幅を厳密にコントロールすることは
困難であった。
また、ＲＩＨのエツチングの終点を検出する事が難しく
、基板上の５ｉ０２膜を不必要にエツチングしてしまう
問題点があった。
、基板上の５ｉ０２膜を不必要にエツチングしてしまう
問題点があった。
さらに、ＲＩＥ処理により酸化膜にダメージを与えてし
まうと言った問題点もあった。
まうと言った問題点もあった。
本発明は、ゲート長方向に平行な断面で上辺と下辺の長
さが異なるゲート電極を形成し、上辺と下辺のうちの長
い方の辺を通過させて低濃度の不純物をイオン注入し、
その長い辺を通過させない様にして高濃度の不純物をイ
オン注入させる事によって、前記問題点を解決した。
さが異なるゲート電極を形成し、上辺と下辺のうちの長
い方の辺を通過させて低濃度の不純物をイオン注入し、
その長い辺を通過させない様にして高濃度の不純物をイ
オン注入させる事によって、前記問題点を解決した。
本発明は、イオン、が斜面部の酸化膜の薄い部分を透過
することと、イオン注入領域の深さが加速電圧により精
密にコントロールできることを利用している。
することと、イオン注入領域の深さが加速電圧により精
密にコントロールできることを利用している。
つまり第１図Ｃで示す様に、イオンはゲート電極のテー
パ一部分の酸化膜の薄い部分を透過するので、その上端
がゲート電極側に侵入している形状のｎ −ｍＷ域を形
成し、さらに第１図りで示す様に、Ａｓ”イオンの加速
電圧を適当に選択することによりｎ−領域内にｎ″領域
設けて最適なＬＤＤ構造を形成している。
パ一部分の酸化膜の薄い部分を透過するので、その上端
がゲート電極側に侵入している形状のｎ −ｍＷ域を形
成し、さらに第１図りで示す様に、Ａｓ”イオンの加速
電圧を適当に選択することによりｎ−領域内にｎ″領域
設けて最適なＬＤＤ構造を形成している。
従来の製造方法に於いては、第２図Ｃ，Ｄに示されるよ
うにサイドウオールの巾によってｎ一層の巾が決まって
いたが、本発明の製造方法に於いては、イオン注入の加
速電圧の制御によってＬＤＤ構造が決定される。
うにサイドウオールの巾によってｎ一層の巾が決まって
いたが、本発明の製造方法に於いては、イオン注入の加
速電圧の制御によってＬＤＤ構造が決定される。
第１図Ａ−Ｄに基づいて、本発明の詳細な説明する。
Ａｐ型Ｓｉ基板１の表面に、ゲート酸化膜２を熱酸化に
より形成する。その５ｉＯｚＪ！ｌｆ２の上に多結晶Ｓ
ｔ層３を成長させ、さらにその上にフォトレジスト層５
を塗布してそれをパターニングする。このパターニング
されたフォトレジストＮ５をマスクにして、多結晶Ｓｉ
層３をプラズマエツチングにより等方エッチする。この
等方エツチングによって多結晶Ｓｉ層３は、図の様なテ
ーパー状の形状に形成される。
より形成する。その５ｉＯｚＪ！ｌｆ２の上に多結晶Ｓ
ｔ層３を成長させ、さらにその上にフォトレジスト層５
を塗布してそれをパターニングする。このパターニング
されたフォトレジストＮ５をマスクにして、多結晶Ｓｉ
層３をプラズマエツチングにより等方エッチする。この
等方エツチングによって多結晶Ｓｉ層３は、図の様なテ
ーパー状の形状に形成される。
Ｂ 熱酸化により、多結晶Ｓｉ層３の表面に数１００人
のＳｉＯ□層２′を成長させる。
のＳｉＯ□層２′を成長させる。
ＣＰ＋をイオン注入してｎＵＩ域を形成する。この際、
注入されるイオンは、ゲート電極の側壁の酸化膜の一部
分を通過するので、ｎ−のイオン注入領域は、その上端
がゲート電極側に侵入した形に形成される。
注入されるイオンは、ゲート電極の側壁の酸化膜の一部
分を通過するので、ｎ−のイオン注入領域は、その上端
がゲート電極側に侵入した形に形成される。
Ｄ Ａｓ、”をイオン注入して、ｎ゛のソース、ドレ
イン領域を形成する。この時、イオンの加速電圧をコン
トロールして、し゛領域がゲート側に侵入してｎ−領域
に接触しない様にする。
イン領域を形成する。この時、イオンの加速電圧をコン
トロールして、し゛領域がゲート側に侵入してｎ−領域
に接触しない様にする。
この後Ｎ２雰囲気中で、アニーリングを行い、イオン注
入によるダメソジを回復させる。
入によるダメソジを回復させる。
この実施例に於いては、ゲート電極の断面で、上辺より
も下辺の方が長い順テーパー形状のゲート電極を使用し
たが、上辺の方が下辺よりも長い逆テーパー形状のゲー
ト電極を使用しても、同様な不純物濃度分布のＬＤＤ構
造を得ることができる。
も下辺の方が長い順テーパー形状のゲート電極を使用し
たが、上辺の方が下辺よりも長い逆テーパー形状のゲー
ト電極を使用しても、同様な不純物濃度分布のＬＤＤ構
造を得ることができる。
また、この実施例ではゲート電極には多結晶Ｓｉ層を用
いたが、高融点金属等も使用できる。
いたが、高融点金属等も使用できる。
本発明の製造方法には、次の様な効果が期待できる。
（ｉ ） ＣＶＤ ５ｉＯｚ層をＲＩＥによりバックエ
ッチしてサイドウオールを形成する工程が存在しないの
で、工程が簡便である。
ッチしてサイドウオールを形成する工程が存在しないの
で、工程が簡便である。
（ｉｉ ）膜厚コントロールの難しいサイドウオールを
必要とせず、２回のイオン注入とゲート電極のテーパー
形状で不純物分布が決まるので、不純物濃度分布が正確
にコントロールできる。
必要とせず、２回のイオン注入とゲート電極のテーパー
形状で不純物分布が決まるので、不純物濃度分布が正確
にコントロールできる。
（ｉｉｉ）ＲＩＥによる基板表面の酸化膜へのダメソジ
とか酸化膜それ自身のエツチングと言った問題が発生し
ない。
とか酸化膜それ自身のエツチングと言った問題が発生し
ない。
第１図Ａ−Ｄは本発明の半導体装置の製造方法を示す。
第２図Ａ−Ｄは従来のＬＤＤ構造の製造方法を示す。
ｌ・・・ｐ型基板 ２．２′・・・ＳｉＯ□層３
・・・多結晶Ｓｉ層 ４．４′・・・ＣｖＤＳｉＯ
□層５・・・フォトレジスト層
・・・多結晶Ｓｉ層 ４．４′・・・ＣｖＤＳｉＯ
□層５・・・フォトレジスト層
Claims (1)
- ゲート長方向に平行な断面で上辺と下辺とで長さが異な
るゲート電極を形成する工程と、上記上辺と下辺のうち
長い辺でかつ短い辺と重ならない部分を通過させて低濃
度の不純物をイオン注入し、該長い辺を通過しない条件
で高濃度の不純物をイオン注入する工程とからなる半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27774786A JPS63131576A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27774786A JPS63131576A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131576A true JPS63131576A (ja) | 1988-06-03 |
Family
ID=17587766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27774786A Pending JPS63131576A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131576A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4012680A1 (de) * | 1989-04-21 | 1990-10-25 | Mitsubishi Electric Corp | Steuerungsschaltung fuer ein stellglied |
| US5100820A (en) * | 1990-06-14 | 1992-03-31 | Oki Electric Industry Co., Ltd. | MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode |
| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
-
1986
- 1986-11-20 JP JP27774786A patent/JPS63131576A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4012680A1 (de) * | 1989-04-21 | 1990-10-25 | Mitsubishi Electric Corp | Steuerungsschaltung fuer ein stellglied |
| US5004080A (en) * | 1989-04-21 | 1991-04-02 | Mitsubishi Denki Kabushiki Kaisha | Controlling circuit for actuator |
| US5100820A (en) * | 1990-06-14 | 1992-03-31 | Oki Electric Industry Co., Ltd. | MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode |
| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
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