JPS6313170A - テジタル記録再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、オーディオ信号等をデジタル化して記録媒体
に記録し、再生するに有用なデジタル記録の再生装置に
関する。

音声や楽音等の所謂オーディオ信号をデジタル化して記
録媒体に記録する場合、従来一般に次のようにしている
。即ち、オーディオ信号の１サンプル分を１ワードのデ
ータ信号とし、数ワードのデータ信号ＤＩ、〜、Ｄｎに
対して Σ：ＭＯＤ２演算　　Ｔ：マトリックスなる各１ワード
のパリティ信号Ｐ、Ｑを付加する。

そしてこれらをインターリーブしてバースト性のエラー
に対する対策を施した後、１ワ一ド分に相当する第１の
同期信号Ｓ　　とエラーチェックｎＣ 信号ＥＣＣを付加して第１図に示す如き小ブロック、つ
まり第１ブロックを形成している。更に複数の上記第１
ブロックを統合しこれに第２の同期信号Ｓ　および制御
信号ＣＢＣを付加して第２プロＣ ツクを形成し、これを一単位として記録に適したＭ　Ｆ
　Ｍ等の符号変換を施してディスク記録媒体に記録して
いる。尚、上記制御信号ＣＢｏは多重化チャンネル数や
データ信号の検索に用いられるアドレス情報等を含むも
のである。

しかして、上記第１図に示すフォーマットでディスク記
録媒体に記録された信号は例えば、第２図に示す構成の
再生装置にて再生復元される。即ち、符号変換装置１は
前記Ｍ　Ｆ　Ｍ化された信号を元のデジタル信号形態に
復元しており、クロック再生回路２は再生信号のクロッ
ク、つまりビット同期信号を再生する。同期分離回路３
は上記再生クロックに従って前記再生信号中から第２ブ
ロックに付与された第２の同期信号Ｓ　を再生し、第Ｃ ２ブロックの同期確立を行っている。また同期分離回路
４は上記第２の同期信号Ｓ　と再生クロッＣ りとに従って再生信号中から前記第１の同期信号Ｓ　　
を再生している。これによって前記第１ブｎＣ ロックの同期が確立される。しかしてメモリ５は上記第
１および第２の同期信号に従って再生信号中のデータ信
号およびパリティ信号を順次所定のアドレスに書き込む
と共に、エラーチェック回路６にて分離されたエラーチ
ェック信号ＥＣＣを各ワードにそれぞれ付与している。

このメモリ５にて上記データ信号およびパリティ信号が
ディンターリーブされて出力される。エラー訂正回路７
は上記出力信号を人力し、パリティ信号Ｐ、Ｑに基づく
データ信号ＤＩ、〜、Ｄ　のエラー訂正を施すもので、
その訂正出力はＤ／Ａ変換器８にてアナログ信号に変換
される。また制御信号再生回路９は前記第１および第２
の同期信号に従ってメモリ５からの出力信号中より前記
制御信号ＣＢＣを分離し再生する。この制御信号ＣＢｏ
に従ってデマルチプレクサ１０が作動し、前記アナログ
変換されたデータ信号を所定のチャンネルに出力する。

かくして、ここにディスク記録媒体に記録された信号の
再生復元が行われる。

ところで、上記信号再生を正しく行う為には第１および
第２の同期信号の再生が重要な課題となる。例えば同期
信号位置が正規の位置から外れると各データワードが大
きく狂い、この結果信号品質の著しい劣化を招く。

そこで従来より第２の同期信号にて第２ブロックの同期
確立を図り、その上で第１の同期信号により第１ブロッ
クの同期確立を図るようにしているのだが、第１および
第２なる２つの同期信号を要する為に制御が煩雑であっ
た。しかも第２の同期信号に対応する第２ブロックのビ
ット数がかなり多く、これが為に同期信号のビット数を
多くして正確化を図る必要がある。それゆえ同期分離回
路３のハード構成が相当複雑化した。更に、一定時間に
ディスク記録媒体より再生されるデータ信号のサンプル
数とアナログ信号に変換される信号のサンプル数を等し
くしなければならないと云う課題がある。この一定時間
は一般的には上記第２ブロックを一単位として定められ
る。このとき、同期信号やチェック信号等を含む信号を
再生しなければならないので、例えば１ブロック当りの
サンプル数をｎ、第２ブロックがｒ個の第１ブロックか
ら形成されるものとすると、そのデータワード数は（ｎ
＋３）Ｘｒにも達する。一方、これらワード中のサンプ
ルデータ数はｎ（ｒ−１）である。これらのデータ数を
時間的に一致させる必要がある。ところが上記比は一般
に整数にはならず、これが為に制御系のクロックが相当
慢雑化し、マスタクロックの周波数を十分高く設定する
必要がある。またこれに起因してシステム的に大きな制
限を受けた。

本発明は、小ブロック複数個から構成される大ブロック
の第２の同期信号及び制御信号を分割して、小ブロック
の制御信号の位置、即ち小ブロックを形成する第１の同
期信号の直後に挿入してデジタル記録した信号を再生す
るに際し、第１の同期信号の同期確立後ｆｆ１２の同期
信号を確立することを特徴とする。

以下、本発明装置の一実施例を適宜図面を参照して説明
する。

第３図は本発明における基本的なデータフォーマットを
示すもので、複数ワードのデータ信号にパリティ信号Ｐ
、Ｑを各１ワード付加すると共にエラーチェック信号Ｅ
ＣＣを１ワード付加し、更に１ワ一ド分の情報ビット群
を以って第１ブロックを形成する。そして、上記第１ブ
ロックを複数個まとめて第２のブロックを形成するよう
にしている。この場合、上記情報ビット群には第１ブロ
ックの同期確立用の同期信号Ｓ　　を挿入するｙｎＣ と共に、制御信号ＣＢを挿入する。上記制御信号ＣＢは
、第２ブロックの全体に亘って各第１ブロックからそれ
ぞれ分離抽出してまとめた際、同図に示すように第２の
同期信号Ｓｙｃ制御情報信号ＣＢｃおよびこれら信号に
対するエラーチェック用のエラーチェック信号ＣＥｃを
形成するものである。

換言すれば、同期信号８１制御情報信号ＣＢＣおＣ よびエラーチェック信号ＣＥｃからなるプロ・ツクの制
御信号Ｃ３を第２ブロックを構成する第１ブロックの数
に応じて分割、例えば等分割し、これらを第１ブロック
の各情報ビット群の所定位置にそれぞれ挿入してデータ
フォーマットを形成する。

この場合、第１ブロックの情報ビット群はブロック同期
確立等を考慮して第１ブロックの冒頭に定める。つまり
、第３図に示すように同期信号Ｓ　　に続いて制御信号
ＣＢを挿入して１ワードｎＣ を構成し、これに続いて複数ワードのデータ信号、パイ
ティ信号Ｐ、Ｑそして各ワードに対するエラーチェック
信号ＥＣＣを付加したデータフォーマットとなるからワ
ード同期が周期的となり、ハード構成上においても都合
がよい。

第４図は上記データフォーマットに従ってオーディオ信
号をデジタル化してディスク記録媒体に記録し、これを
再生して復元するデジタル記録再生装置の概略構成図で
あり、Ａは記録部、Ｂは再生部を示している。以下、こ
の装置の構成と作用に従い、本発明の詳細な説明する。

ｎチャンネルのオーディオ入力信号はマルチプレクサ１
１を介して時分割多重化されて入力される。Ａ／Ｄ変換
器１２は上記入力信号をそれぞれ所定のサンプリング周
期で、例えば１サンプル１６ビツトのデジタルデータ信
号に変換している。

上記°１６ビツトのデータ捨号は、これを１ワードとし
てパリティ付加回路１３に供給され、前記したＭＯＤ２
演算によるパリティ信号Ｐ、Ｑが付加されてメモリ１４
に順次書き込まれる。このメモリ１４にて上記データ信
号およびパリティ信号Ｐ。

Ｑに対するインターリーブ処理が施される。一方、制御
信号発生回路１５は入力信号のチャンネル数やデータ信
号に対するアドレス情報、例えば上記データ信号が音楽
を示す場合、その曲の頭出しに必要な情報等の制御情報
信号ＣＢｏを前記データ信号に対応して発生している。

この制御情報信号ＣＢｏを入力るチェック信号発生回路
１６は同信号Ｃに対するエラーチェック信号ＣＥｃを生
成し、Ｂに れを加算器１７に供給して前記制御情報信号Ｃに付加し
ている。また制御信号用同期信号発Ｃ 主回路１３は制御信号ＣＢに対する第２の同期信号Ｓ　
を発生しており、加算器１９はこれらを適Ｃ 宜選択抽出し、各信号を所定の位置に配している。従っ
て加算器１９の出力信号系列は、同期信号Ｓ　あるいは
制御情報信号ＣＢｏ等からなる制御Ｃ 信号ＣＢｃｌ：複数ワードの≠−タ信号とパリティ信号
Ｐ、Ｑが続いたものとなる。しかして信号用エラーチェ
ック回路２０は上記信号系列に対してエラーチェック信
号ＥＣＣを発生し、加算器２１にて上記信号系列に付加
している。信号用同期信号発生回路２２は第１ブロック
の周期に応じた間隔で同期信号Ｓ　　を発生しており、
加算器２３はｙｎＣ 上記同期信号Ｓ　　を上記信号系列の冒頭、つまｙｎＣ り第１ブロックの冒頭に挿入して前記第３図に示す如き
信号のフォーマットを完成させている。

しかして符号変換回路２４は上記信号を例えばＭＦＭ変
換する等して、ディスク記録媒体への記録に適した信号
波形に変換し、これを記録装置に出力している。かくし
てここにｎチャンネルアナログ信号のデジタル化による
。ディスク記録装置への記録が行われる。

さて、上記の如く記録された信号は次のようにして再生
復元される。ディスク記録媒体からの再生信号は符号変
換回路３１にて元のデジタル信号形態に復元される。ま
た同時にクロック再生回路３２では上記再生信号中°か
ら信号タイミングを抽出して、上記信号のクロックタイ
ミングを再生している。このクロックタイミングに従っ
て分離回路３３は再生信号中から、例えば同期信号パタ
ーンの比較によって同期信号Ｓ　　を再生復元してｙｎ
Ｃ いる。この同期信号Ｓ　　により第１ブロックのｙｎＣ 同期が確立され、メモリ３４に上記再生されたデ−夕信
号およびパリティ信号Ｐ、Ｑが順次書き込まれる。また
このとき、エラーチェック回路３５は前記再生復元され
た信号中からエラーチェック信号ＥＣＣを分離抽出して
エラーチェックを行い、これを前記メモリ３４に供給し
て前記データ信号およびパリティ信号Ｐ、Ｑにそれぞれ
付与している。メモリ３４では上記書き込まれたデータ
信号およびパリティ信号Ｐ、Ｑに対してディンターリー
ブを施しており、これを順次読み出してエラー訂正回路
３６に出力している。このエラー訂正回路３６にてパリ
ティ信号Ｐ、Ｑに基づくデータ信号のエラー訂正が行わ
れる。そして、上記エラー訂正がなされたデータ信号を
Ｄ／Ａ変換器３７はアナログ信号に復元しており、デマ
ルチプレクサ３８は後述する制御情報に従って上記アナ
ログ信号を所定のチャンネルに分配出力している。

一方、前記同期分離回路３３にて抽出された同期信号は
制御信号ゲート回路３９に供給されている。このゲート
回路３９は上記同期信号Ｓ　　にｎＣ 従って同期確立し、再生クロックによりタイミング制御
されて前記再生復元信号（符号変換回路３１の出力信号
）中から第１ブロックにおける所定位置の情報、つまり
制御信号ＣＢを選択的に抽出している。同期分離回路４
０は上記選択抽出された制御信号Ｃｓから前記再生クロ
ックに従って第２の同期信号Ｓ　を分離し、再生してい
る。

ｙに の第２の同期信号Ｓ　に従い制御信号再生回路Ｃ ４１は上記制御信号ＣＢ中から制御情報信号ＣＢＣの再
生を行っている。前記デマルチプレクサ３８は上記制御
情報信号ＣＢｏに示される信号チャンネル数と、その同
期情報に従ってチャンネル分離動作を行っている。尚、
制御信号再生回路４１はエラーチェック回路４２にてエ
ラーチェック信号Ｃから制御情報信号ＣＢＣのエラーを
検出したとＢＣ き、その再生動作を停止し、次の第２ブロックから得ら
れた制御情報信号ＣＢｏに対して再生動作するように構
成される。

このように構成され、作用する上記装置における本方式
の機能するところは次のように絶大なものである。即ち
、ディスク記録媒体からの信号を再生するに際しては、
基本的に一つの同期系、つまり同期信号Ｓ　　により同
期確立すればよいのｎＣ で、従来方式に比して同期外れが生じ難く、非常に安定
である。しかも２の同期信号を用いて第１ブロックおよ
び第２ブロックの独立した同期をとることがないので、
その制御系が容易であり、またハード構成の簡略化をは
かり得る。またメモリ３４、エラー訂正回路３６の制御
を１ブロック単位で、しかも周期的に行い得るので、簡
易にして安定な動作を期待することができる。更にはマ
スタクロックについてみれば制御信号ブロックに対して
何ら対策を講じる必要がないので容易に再生サンプル数
と出力サンプル数との一致を図ることができ上記マスタ
クロックの周波数を高くする必要がなくなる。これは装
置をＬＳＩ化する場合等、非常に有利であり、装置価格
の低減を図り得る。

一方、制御情報信号ＣＢＣの識別には実質的には２つの
同期信号Ｓ　　、Ｓ　を必要とするが上記ｙｎＱ　　　
　　　ｙｅ 同期信号Ｓ　は制御信号ＣＩ３の一形態と看做すこＢＣ とができ、格別のパターン対策を要しない。しかも上記
制御信号ＣＢは一般的に瞬時に変化するものではなく、
例えばディスク再生の一回転中にあっては変化がないと
看做し得るものである。従って例え制御信号ＣＢに対す
る同期外れが生じたとしても適当なタイミングで同期確
立を図れば元の状態に復帰するので何ら不都合を生じる
ことがない。ゆえに制御信号再生系の大幅な構成の簡略
化を図り得る。更には同期外れによってその瞬間での制
御情報が失われたとしても、次のタイミングで直ちに補
完できるので事実上、全く問題を生じない。その上、制
御信号はデータ信号に対して絶対的に不可欠なものでは
ないので、使用に応じて適宜簡略化することもできる。

ところで、上記説明では制御信号ＣＢ　（同期信号Ｓ　
制御情報信号Ｃ１工ラーチエツク信号ｙｃ　　　　　　
　　ＢＣ ＣＥＣ）を単純に分割し、これらを順次第１ブロックの
所定ビット位置に順次挿入したが次のようにしてもよい
。例えば第１ブロックの情報系列を一単位として、これ
を２次元的に配列して第２ブロックを形成するものとす
ると、データ信号位置、パリティ信号Ｐ、Ｑおよびエラ
ーチェック信号ＥＣＣの位置が第５図に示すように一定
の関係を以って選ぶ。のことき、同期信号Ｓ　　位置お
よｎＣ び制御信号ＣＢ位置も所定の位置に整然と並ぶことにな
る。従ってこのような信号配列を考えた場合、第２ブロ
ック同期用の第２の同期信号Ｓ　のｅ パターン情報を第５図に示すように第２ブロックに亘る
各第１ブロックにそれぞれ分配して挿入し、また制御情
報信号ＣＢｏも同様にして分散挿入することが可能とな
る。しかして、上記同期信号Ｓｙ０および制御情報ＣＢ
ｏを再生するに際しては、同期信号Ｓ　　により同期確
立された各第１ブロックｎＣ から所定タイミングで同期信号Ｓ　成分および制Ｃ 御情報信号ＣＢ。成分を格別に分離抽出し、例えばメモ
リに順次書き込めばよい。そしてこれらを各々第２ブロ
ックに亘って合成することにより、第２の同期信号Ｓ　
のパターンを得、また制御情報Ｃ 信号ＣＢＣを得ることが可能となる。この種の方式を採
用すれば同期信号Ｓ　のビット数を大きくすＣ ることかでき、しかもバースト性エラーが生じたたとし
てもその誤りを分散して簡易なエラー訂正を可能とする
ので非常に安定な同期確立、つまり第２ブロックの同期
確立を図ることができる。更には、エラーチェック信号
を付加するにしても、各ブロック（ワード）毎に挿入す
ることができるので信頓性の向上を図ることができる。

また第６図に示すように、第２の同期信号Ｓｙ。

に対するビット数をさほど多く必要としない場合には、
第２の同期信号Ｓ　の成分を所定数の１１Ｃ ブロックにのみ分散して挿入し、残りには制御情報信号
ＣＢｏの成分を分散して挿入するようにしてもよい。こ
のようにすれば制御情報信号ＣＢＧに多くのビット数を
割り当てることができ、多彩な制御情報を安定に記録し
、これを再生することが可能となる。

ところで、上述した例にあっては第１ブロックに含まれ
るエラーチェック信号ＥＣＣはデータ信号とパリティ信
号Ｐ、Ｑに対してのみ作用するように説明したが、制御
信号ＣＢを含めてエラーチェック信号ＥＣＣを与えるよ
うにしてもよい。この場合、かく制御ブロックの所定部
分に各々エラーポインタを付し、このエラーポインタに
よってエラー発生の有無を識別すればよい。即ち、制御
用の同期信号Ｓ　再生されたとき上紀工Ｃ ラーポインタのエラー数の計算値から上記同期信号Ｓ　
が正規のものか、あるいは偶発的なものかＣ を判定すればよい。

第７図は、上記エラーポインタを用いたデジタル記録再
生に用いられる再生装置の構成例を示す図である。ディ
スク記録媒体より再生された信号中の同期信号Ｓ　　は
そのクロックタイミングにｎＣ 従い同期分離回路５１にて分離抽出され、第１ブロック
の同期確立に供される。この同期信号Ｓ　　に従って再
生復元信号中のデータ信号およｎＣ びパリティ信号、Ｑを書き込むメモリ５２は先の実施例
（第４図に示す）のメモリ３４と同様に機能するもので
ある。また制御信号ゲート回路５３は上記同期信号Ｓ　
　とクロックタイミングに従ｎＣ って制御信号ＣＢを分離抽出しており、この制御信号Ｃ
Ｂをシフトレジスタ５４に供給すると共にエラーチェッ
ク回路５５に供給する。このエラーチェック回路５５に
より制御信号Ｃｓ中のエラーチェック信号ＣＥｃに基づ
く制御情報信号ＣＢｃのエラーチェックがなされる。そ
して、制御情報信号ＣＢｃのエラーが無い場合には、エ
ラーチェック回路５５はゲート回路５６を介してラッチ
信号を発し、シフトレジスタ５４に収納されたデータ（
制御情報信号ＣＢｃ）をラッチ回路５７にラッチしてい
る。かくして、このラッチ回路５７より前記した各種の
制御情報信号が読み出される。

一方、同期分離回路５８は前記分離抽出された制御情報
ＣＢの中からクロックタイミングに従って第２の同期信
号Ｓ　１成分を抽出している。まＣ た同期保護用に設置されたシフトレジスタ５９は、同期
信号Ｓ　と同じ周期のレジスタ構成を有するＣ もので、通常上記同期分離回路５８の出力でリセットさ
れる。即ち、シフトレジスタ５９は後述するカウンタ回
路６０によってゲート制御されるゲート回路６１、同シ
フトレジスタ５９の出力を用いたウィンドゲート回路６
２からオア回路６３を介して印加される同期分離回路５
８の出力によりリセットされて同期確立するものである
。しがして今、前記カウンタ回路６ｏがエラーチェック
回路６４により検出されたエラーポイントのエラー数を
計数し、その計数値が所定値に達したとき、同カウンタ
回路６０はゲート制御信号を発してゲート回路６１を閉
成る。この結果、シフトレジスタ５９にはリセット信号
が印加されなくなり、同シフトレジスタ５９は先に収納
した信号、つまり前の位相のまま信号を再生同期信号と
してそのまま出力することになる。

さて、カウンタ回路６５は前記同期信号Ｓ　部Ｃ 分を除いた期間のエラーポインタのエラー数を計数して
いる。このカウンタ回路６５による計数値が「零」であ
るにもかかわらず、前記エラーチェック回路５５により
制御情報信号ＣＢＥのエラーが検出された時、これは制
御信号用の同期が外れたことを意味している。この状態
が生じたとき、カウンタ回路６５とエラーチェック回路
５５の各出力を入力とするゲート回路６６は前記シフト
レジスタ５９のリセット用のゲート回路６７を開成し、
次の同期信号Ｓ　を持ってシフトレジスタ５９をＣ リセーットして同期復帰を行っている。またカウンタ回
路６８は前記ウィンドゲート回路６８にて捕捉されない
リセット信号の数を計算しており、所定値に達したとき
、やはり同期がはずれたとして前記ゲート回路６７を開
成している。このゲート回路６７の開成によってシフト
レジスタ５９がリセットされて同期の自動復帰がなされ
る。しかしてシフトレジスタ５９により同期再生され、
エラーチェック回路５５により制御情報信号ＣＢにエラ
ーがないと判定されたとき、前記ゲート回路５６が適切
な位相パルスで開成され、ラッチ回路５７に正しい制御
譲歩信号ＣＢＣがラッチされることになる。

かくして上記構成の同期再生回路を備えれば制御信号Ｃ
Ｂを再生するに際してその同期が外れたとしても、その
同期は次の第２のブロック再生時に復帰される。そして
同期が外れたときの再生制御信号Ｃ８は出力されること
がなく、同期が正しく確立され、エラーを生じていない
制御信号ＣＢのみが再生出力されることになる。これは
ディスク記録媒体から信号を再生する場合、制御信号は
一連の情報群に対してあまり変動することがなく、しか
もディスク記録媒体の一回転においては全く同一情報と
して考えてよい。従ってｍｍ制御情報を正確に再生すれ
ばその情報をある程度そのまま用いることができ上記再
生方式は非常に有効となる。

ところで、制御用の同期が十分安定している場合や、多
少同期が外れても不都合がない場合には、第８図に示す
ように簡易にエラーポインタのチェックを行うようにし
てもよい。即ち、エラーポインタをシフトレジスタ７１
に順次入力し、シフトレジスタ７２に入力された制御情
報をラッチ回路７３にラッチするとき、ラッチ命令信号
と前記シフトレジスタ７１の各ビット出力とをゲート回
路７４ａ、７４ｂ、　〜Ｔ４ｎによるゲート制御によっ
てラッチ回路７３の各ビットにラッチ信号を印加するよ
うに構成する。同時にゲート回路７４ａ、７４ｂ、〜７
４ｎの各出力をフリップフロップ７５ａ、７５ｂ、〜７
５ｎに帰還してラッチ出力のあったものから順にセット
する。そして、これらフリップフロップ７５ａ、７５ｂ
、〜７５ｎの各出力によりゲート回路７４ａ、７４ｂ〜
７４ｎの動作を制御し、上記フリップフロップ７５ａ、
７５ｂ、〜７５ｎに対しては所定周期毎にリセツするよ
うに構成する。このようにすれば上述した制御信号のエ
ラーチェックを行うことなしにエラーポインタによりエ
ラーが生じないと判定されたビット位置から順に制御信
号ＣＢ成分を抽出できるので、例えば所定数の第２ブロ
ックの再生によって正確な制御情報ＣＢの識別が可能と
なる。尚、エラー訂正用のパリティ信号を制御信号ＣＢ
中に入れる場合には、各種の訂正方式に従い、例えば制
御ブロック中の１個以上のエラーに対して上記エラーポ
インタを用いて訂正するように構成してもよい。

尚、本発明の装置において具体的には例えば次のような
定数設定を行えばよい。例えば音声信号サンプル周波数
を５０．４ＫＨｚ、ｌサンプルのビット数を１６ビツト
、そして入力チャンネル数を４チヤンネルとする。この
場合、第１ブロックを１ワード１６ビツトとして８ワー
ドのデータ信号、２ワードのパリティ信号Ｐ、Ｑ、１ワ
ードのエラーチェック信号ＥＣＣ，そして同期信号Ｓ　
　とｎＣ 制御信号ＣＢとを合せて１ワードとし、上記第１ブロッ
クの信号系列を構成する。しかして同期信号Ｓ　　、Ｓ
　に各１５ビツトを割り当てるものｙｎａ　　　　　　
ｙｃ とすると、制御信号は第２ブロックの縦方向に１ビツト
の列となる。今、第２のブロック長をＮＴＳＣ方式ある
いはＰＡＬ方式のテレビジョン信号に対して都合のより
１　／　３００秒なる。１期を持つものと設定すると８
４ビツトのスペースが生じる。従って上記スペースに対
して１ワードづつの同期信号とエラーチェック信号とを
挿入したとしても、残り５２ビツトに制御信号ＣＢを挿
入することが可能となる。従ってチャンネル数や音楽信
号に対する曲の頭出しアドレスを制御信号ＣＢとして入
れるとしても十分なる余裕をもって実現できる。

第９図は、上記条件にて本発明を実行する場合の制御系
のクロック系統を示すものである。この場合にあっては
４．８ＭＨｚのマスタクロックを生成し、これを適宜カ
ウントダウンすることにより、ワード同期、第１ブロッ
ク周波数、第２ブロック周波数等を得ることができる。

つまりクロック信号制御系を非常に簡易に実現すること
ができ、しかもマスタクロックの周波数をそれほど高く
設定する必要もなくなる。ゆえに装置の実現が非常に容
易となる。

以上説明したように本発明によれば、常に安定した同期
再生を行って効果的なデータ信号の再生を行い得、しか
もクロック制御系等を簡易にして装置構成の大幅な簡略
化を図り得る等の種々格別なる利点効果を発揮し、シス
テム構成の向上を図り得る。又、本発明では大ブロック
の第２の同期信号及び制御信号は分割されて、小ブロッ
クの第１の同期信号の直後に挿入記録されているので、
ワード同期が周期的となってハード構成が簡単化されこ
の面から安定な同期が得られる。

尚、本発明も上記した実施例に限定されるものではない
。例えば第１ブロックおよび第２ブロックの基本構成は
仕様に応じてその要旨を逸脱しない範囲で種々変形可能
である。また本発明を採用する記録再生装置の構成や同
期再生回路の構成等も限定されるものではない。要する
に本発明装置はその要旨を逸脱しない範囲で種々変形し
、各種記録再生装置に適用することができる。

【図面の簡単な説明】 第１図は従来装置における記録再生のデータフォーマッ
トを示す図、第２図は従来の再生装置の構成図、第３図
は本発明の一実施形態を示す信号のデータフォーマット
を示す図、第４図は本発明を適用して構成される信号記
録再生装置の概略構成図、第５図および第６図はそれぞ
れ信号の他のデータフォーマットを示す図、第７図は制
御信号Ｃ８に対する同期再生を制御信号再生回路の構成
図、第８図は制御信号再生回路の別の構成例を示す図、
第９図にはクロック系を示す概略図である。 １３　・・・パリイ付加回路 １４　・・・メモリ １５　・・・制御信号発生回路 １６　・・・チェック信号発生回路 １８　・・・制御信号用同期発生回路 ２０　・・・信号用エラーチェック発生回路２２　・・
・信号用同期発生回路 ３２　・・・クロック再生回路 ３３　・・・同期分離回路 ３４　・・・メモリ ３５　・・・エラーチェック回路 ３６　・・・エラー訂正回路 ３９　・・・制御信号ゲート回路 ４０　・・・同期分離回路 ４１　・・・制御信号再生回路 ４２　・・・エラーチェック回路 ５４　・・・シフトレジスタ ５７　・・・ラッチ回路 ５９　・・・シフトレジスタ ６０　・・・カウンタ回路 ６５　・・・カウンタ回路 出願人代理人　弁理士　則　近　憲　佑（ほか１名） １４　図 Ｓｙｒ＋ｃ　　Ｃａｃ 第５図 ｙｃ Ｓｙｎｃ　Ｃａｃ

Claims (1)

1. 【特許請求の範囲】 データ信号の前に第一の同期信号及びこの同期信号に続
   く制御信号を付加して小ブロックを形成し、この小ブロ
   ック複数個から構成される大ブロックの第２の同期信号
   及び制御信号を分割し前記小ブロックの制御信号の位置
   に小ブロックの制御信号に代えて挿入しデジタル記録し
   た信号を再生するに際し、 前記第１の同期信号の同期を確立した後、前記第２の同
   期信号の同期を確立するデジタル記録再生装置。