JPS6313223B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メイン・フレーム（汎用計算機）を
エミユレートするマルチ・マイクロプロセツサ式
データ処理システムの、記憶装置選択機構に係
り、更に詳細に説明すれば、このようなシステム
における制御記憶と主記憶の間の選択方式を改善
することに係る。

〔従来技術〕

マイクロプロセツサを使用してメインフレーム
のエミユレーシヨンを行うことは現実のものとな
つている。代表的なメインフレームとして、
IBMシステム／370（Ｓ／370）のいずれかのモデ
ルを使用することができる。IBM社のPC／
XT370（デイスクトツプ・システム／370）も、
このような、マイクロプロセツサで実現したメイ
ンフレームの一例である。この特定のデイスクト
ツプ・システムはハードウエア及びソフトウエア
のパツケージであつて、単一ユーザ環境でシステ
ム／370アプリケーシヨン・プログラムを実行し
たり、このシステムをメインフレームのホストに
接続されたターミナルとして動作させたり、また
特定のアプリケーシヨンによる要請に応じて独立
モードで動作させることができる。もちろん、他
の製造業者の類似のシステムもあるが、それらの
システムの全てには程度の差はあれPC／XT370
と同じ多くの機能が含まれている。

チツプ密度及び実装技術の革命的な進歩、及び
それに伴なう価格の大幅な低減により、現在では
多くのメインフレームの機能をデイスクトツプ・
システムで直接実現できるが、他の機能を利用す
るためには、ハードウエア及び／またはソフトウ
エアの何らかの支援が必要である。例えば、
Intel社の8086及び8088やMotorola社の68000の
ような、より強力なマイクロプロセツサを使用す
ればデイスクトツプ・メインフレームで実現可能
な機能のリストを更に拡張することができる。こ
の新しい系統のマイクロプロセツサは、システ
ム／370の命令セツトのような、豊富な命令セツ
トを完全に実行することができるが、それらのマ
イクロプロセツサの幾つかは、許容し得る期間内
に、命令を実行するために追加されたハードウエ
ア及び／またはソフトウエアの支援を必要とす
る。これらのマイクロプロセツサが提供する機能
は著しいものがあるが、これらは何らかの妥協な
しにはメインフレームの全ての能力を提供するこ
とはできない。

従つて、全てのデータ処理システムの設計がそ
うであるように、これらのマイクロプロセツサに
よつて実現されるデイスクトツプ・メインフレー
ムの価格とパフオーマンスを最適化するための
種々のトレード・オフが行なわれる。トレード・
オフ上の１つの問題は、この種のデイスクトツ
プ・メインフレームで提供するのが特に困難な、
メインフレームの或る機能を利用する要請が強
い、ということである。トレード・オフ上のもう
１つの問題は、ユーザ・プログラムをそのまま実
行しうるように、エミユレートされるメインフレ
ームの全てのアーキテクチヤ上の制約を固守しな
ければならない、ということである。前記のよう
なトレード・オフに起因する実現上の１つの問題
は、マイクロプロセツシング・ユニツト（MPU）
の相対的に小さい制御記憶の中に、メインフレー
ム中央処理ユニツト（CPU）の相対的に大きい
制御記憶の能力及び融通性を収容しなければなら
ない、ということである。システム／370の世界
では、例えば、モデル138の制御記憶は、代表的
なMPUチツプの使用可能な制御記憶よりも約50
倍大きい。このように制御記憶容量の不均衡があ
る場合、MPUの制御記憶に書込まれるマイクロ
コードの量びタイプが重要となる。

このメインフレームとMPUの制御記憶容量の
差異は、MPUによつて実現されたメインフレー
ムのパフオーマンスに悪影響を与えることを意味
する。というのは、(1)命令を処理するために
MPUのオンチツプ制御記憶の外部を参照するこ
とが応々にして必要になるからであり、また(2)マ
ルチMPUによつて実現されたシステムでは、命
令を実行するため、または制御記憶や命令取出用
MPUのレジスタに存在するアーキテクチヤ情報
を得るため命令取出用MPUから他のMPUに制御
を渡すことが必要となる場合があるからである。

システム／370や他の多くのメインフレームで
は、主記憶は、アーキテクチヤ上ユーザに専属す
るものと定義されている。このことは、システム
制御プログラム自体又はプロセツサ間のインタフ
エースにより変更されることはなく、従つて主記
憶を制御またはスクラツチパツド機能のために使
用することはできない。更に、現在のMPUでは
アドレス・バスが制限されているために、メイン
フレームの仮想及び制御記憶モジユールに等価な
独立実体を定義するに十分なビツトがない。従つ
て、主記憶と制御記憶の間のアクセスを指向
（steering）する目的にだけ、１つまたはそれ以
上のアドレス線を割当てるのは実際的ではない。
もちろん、メインフレームは、十分なアドレツシ
ンク能力を有し、かつそのマイクロコードの全て
を収容するとともに必要とするスクラツチパツド
領域を設けるのに十分な大きさの制御記憶モジユ
ールを持つているので、これらの問題には対処し
なくてもよい。

マルチMPUによつて実現されたメインフレー
ム・システムでは、大きな制御記憶空間の不足を
解決するために、ハードウエアの支援またはその
幾つかの組合せにより、マイクロプロセツサ間の
インターフエースを取扱うように特別に作成され
たマイクロコードを用いることができる。更に、
オフチツプ制御記憶を設けることも容易である。
この解決方法は、増強されたプロセツサ間インタ
フエースまたはハードウエア支援をサポートする
ための特別の追加マイクロコードを必要とする。
しかしながら、この追加マイクロコードはオンチ
ツプ制御記憶に常駐することが必要であり、この
ため命令取出用マイクロプロセツサの制御記憶に
置かれる命令応答マイクロコードの数が減少し、
その結果、システム・パフオーマンス全体に悪影
響を及ぼす。従つて、MPUにより小さい制御記
憶を搭載し、それに関連する問題を補償すること
は可能であるが、その問題に対する直截的な解決
方法に関連する性能及び／又は費用の犠牲は余り
に大きく、受入れ難いものである。

〔発明が解決しようとする問題点〕

従つて、本発明の目的は、限られた制御記憶を
有するマルチ・マイクロプロセツサによつて実現
されたメインフレーム・データ処理システムにお
いて、相対的に大きい制御記憶を有するメインフ
レーム・システムを最適にエミユレートすること
である。

本発明の他の目的は、前記のようなシステムに
おいて、プロセツサ・インターフエース・マイク
ロコードを最小限にし且つシステム・パフオーマ
ンスを高めるため、主記憶または制御記憶に対す
るマイクロプロセツサのアクセスをオーバライド
（指定変更）ラツチにより、他の記憶タイプへ経
路変更することである。

本発明の他の目的は、前記記憶アクセスを要求
しているマイクロプロセツサに対して透明な様式
でシステム・パフオーマンスを最適化するよう
に、記憶アクセスを制御し且つ切替えることであ
る。

本発明の他の目的は、マルチ・マイクロプロセ
ツサによつて実現されたメインフレーム・データ
処理システムにおいて、メインフレームの記憶ア
クセスに関するアーキテクチヤ保護規則を侵害し
ない方法で、記憶アクセスを制御し且つ指向する
ことである。

〔問題点を解決するための手段〕

本発明の前記目的を達成するため、マルチ・マ
イクロプロセツサで実現されたメインフレーム・
データ処理システムに命令及びオペランド・オー
バライド・ラツチを設け、該ラツチを一次マイク
ロプロセツセ、２次マイクロプロセツサ、該２次
マイクロプロセツサに属するオフチツプ制御記憶
及び主記憶の間に接続する。これらのオーバライ
ド・ラツチは、プロセツサ・インタフエース・マ
イクロコード及びプロセツサ制御論理手段を介し
て、各メモリ・アクセスのタイプ及び原因に応答
するようにされる。これらのオーバライド・ラツ
チは、２次制御記憶中の予定アドレスに対する記
憶写像書込み（memory mapped write）によつ
て、セツト及びリセツトされる。命令オーバライ
ド・ラツチがセツトされると、これは１次マイク
ロプロセツサによる全ての予想される主記憶命令
取出を、２次マイクロプロセツサの制御記憶中に
ある予定領域へ指向させる。オペランド・オーバ
ライド・ラツチがセツトされると、これは予想さ
れる全ての主記憶オペランド・アクセスを、２次
マイクロプロセツサの制御記憶中にある予定領域
へ指向させる。こうすることにより、１次マイク
ロプロセツサ及び２次マイクロプロセツサの一方
または両方が、主記憶または制御記憶をアクセス
するように透明な様式でラツチすることができる
ので、実行パフオーマンスを最適化することがで
きる。

〔実施例〕

以下では、少なくとも２つのマイクロプロセツ
サによつて実現されたメインフレーム・デスクト
ツプ・システムに関連して、本発明の説明を行な
う。このシステムはシステム／370メインフレー
ムをエミユレートするように適応されているもの
とする。このメインフレームの命令セツトならび
にシステム／370の記能の詳細については、刊行
物であるIBM System／370 Principles of
Operation（Form No.GA22−7000）を参照され
たい。また本明細書に引用されたデスクトツプ・
メインフレームの詳細については、Technical
Reference Manual For The IBM PC XT／
370を参照されたい。

当業者によれば、単一のマイクロプロセツサを
使用するだけでメインフレームを実現しうること
が理解されるであろう。その代りに、複数のマイ
クロプロセツサを用いてメインフレーム・システ
ムをエミユレートすることもできる。この数は本
明細書の実施例で用いた数に等しくても、異なつ
ていてもよい。更に、命令セツトの区分構成なら
びにそのサブセツトをエミユレートする方法の相
違によつて、システム構成が異なることもある。
この複数のマイクロプロセツサによる実現方法の
例は、米国特許出願第371634号（1982年４月26
日）において、より完全に説明されている。この
出願では、システム／370の命令セツトは幾つか
の基準に従つて区分され、そのサブセツサの各々
は１つまたは複数のマイクロプロセツサでそれぞ
れ実現されているが、必ずしも全部が同じ方法で
実現されている訳ではない。

デスクトツプ・メインフレーム・データ処理シ
ステム１０は第２図に示されている。図示の如
く、１次マイクロプロセツサ１２、ならびに関連
する２次マイクロプロセツサ１４及び１６は、プ
ロセツサ・ローカル・バス１８に接続されてい
る。プロセツサ・ローカル・バス１８はバス間ア
ダプタ２０によつてシステム・バス２２に接続さ
れている。主記憶モジユール２４及び２次制御記
憶モジユール２６はどちらもシステム・バス２２
に接続されている。また、１次マイクロプロセツ
サ１２ならびに２次マイクロプロセツサ１４及び
１６はプロセツサ制御ロジツク装置２８にそれぞ
れ接続されており、該装置にはプロセツサ・イン
タフエース、制御ロジツク及びそのための専用記
憶３０が組込まれている。プロセツサ制御ロジツ
ク装置２８に関しては、後に詳細に説明する。

本明細書において説明する特定の実施例では、
１次マイクロプロセツサ１２は、システム中の全
てのマイクロプロセツサの、全ての命令取出及び
オペランド・アドレス計算を実行する役割を割当
てられる。また、１次マイクロプロセツサ１２
は、全ての固定小数点命令の実行を行ない、汎用
レジスタ、命令長コード、条件コード及び命令ア
ドレスを保有・維持し、システム割込を識別する
とともに、主記憶命令取出または主記憶オペラン
ド・アクセスが要求されているという指示をシス
テムに与える。更に、１次マイクロプロセツサ１
２は、プロセツサ制御の変更が必要であるという
指示をシステムに与えることができる。

２次マイクロプロセツサ１４は、全てのシステ
ム制御命令の実行を行ない、全ての制御レジスタ
を保有・維持し、必要に応じてサービス・プロセ
ツサ機能を実行するとともに、主記憶オペラン
ド・アクセス及び専用記憶マイクロコード・アク
セスの指示をシステムに与える。更に、２次マイ
クロプロセツサ１４は、プロセツサ制御の変更が
必要であるという指示をシステムに与えることも
できる。

２次マイクロプロセツサ１６は、全ての浮動小
数点命令の実行を行ない、浮動小数点レジスタの
全てを保有・維持する。また、２次マイクロプロ
セツサ１６は、主記憶オペランド・アクセスの指
示ならびにマイクロプロセツサ制御を変更する必
要があるという指示をシステムに与える。こうす
る代りに、これらの浮動小数点機能を、マイクロ
プロセツサではなく、周辺装置によつて与えるこ
ともできる。

このように、メインフレームの命令セツトは複
数のマイクロプロセツサで実行を分担するように
割当てられる。１次マイクロプロセツサ１２には
限られたオンチツプ制御記憶が設けられ、この制
御記憶はメインフレームの命令に応答するマイク
ロコード及び／またはマイクロプロセツサ・イン
タフエース及び制御マイクロコードを記憶するの
に利用することができる。一定量のオンチツプ制
御記憶が使用可能であると仮定すると、命令応答
マイクロコード及びインタフエース・マイクロコ
ードは、ほかのものを犠牲にして制御記憶に駐在
することがわかる。これは、オンチツプ制御記憶
に駐在する或るタイプのマイクロコードの量が多
ければ多いほど、それに収容しうる他のタイプの
マイクロコードの量は少なくなることを意味す
る。もし一層強力な機能を有するマイクロプロセ
ツサ・インタフエースが要請され、そしてこれに
伴ないマイクロコードを支持するのに追加の空間
を要するとすれば、命令に応答するマイクロコー
ドのための制御記憶空間は一層小さくなる。パフ
オーマンスの観点からは、インタフエースを簡単
なものにしておき、制御記憶をできるだけ命令コ
ード用として残しておくことが最良である。本発
明はこれを可能にするものである。本実施例で
は、例えば、１次マイクロプロセツサ１２の制御
記憶に、最も頻繁に使用されるメインフレーム命
令のマイクロコードを書込み、そして最小限のマ
イクロコードを必要とする比較的簡単なマイクロ
プロセツサ間インタフエースを使用するようにし
ている。

主記憶モジユール２４はシステム・バス２２に
接続され、マイクロプロセツサ１２，１４及び１
６により、必要に応じて使用される。システム・
バス２２及びマイクロプロセツサ１２，１４，１
６は24アドレス・ビツトを含み、実現されるメイ
ンフレームのアドレツシング構造に適応されるも
のとする。このアドレツシング能力を得るには、
現在使用可能なマイクロプロセツサを若干変更す
る必要があるかもしれない。２次マイクロプロセ
ツサ１４は、それ自身のマイクロコード及びスク
ラツチパツド機能のためにオフチツプ制御記憶モ
ジユール２６を使用する。本実施例では、２次マ
イクロプロセツサ１６はオフチツプ制御記憶モジ
ユール２６を使用する必要はないが、該マイクロ
プロセツサはそのマイクロコード及びスクラツチ
パツドの必要性を満たすものとして、該モジユー
ルをアクセスすることができる。マイクロプロセ
ツサ１２，１４，１６及びプロセツサ制御ロジツ
ク装置２８は、プロセツサ・ローカル・バス１８
により相互接続され、互いに情報を交換する。２
次マイクロプロセツサ１４が必要とするマイクロ
コードには、後述するような複数のマイクロプロ
セツサをインタフエースするためのコードが含ま
れている。

マイクロプロセツサによつて実現されたメイン
フレームで使用可能なアドレス・ビツトまたはラ
インの全ては、メインフレームの仮想記憶を定義
し且つエミユレートするのに必要であるから、使
用可能なアドレス・ビツトによつて定義された全
ての可能な記憶を、仮想主記憶と制御記憶に分割
するのは有効ではないであろう。関連する実アド
レスを計算する前に、使用可能なアドレス線の全
てが、仮想記憶を定義するのに必要であるから、
これらの同じアドレス線を、特定の制御記憶アド
レスを識別するのにも直接使用することはできな
い。

主記憶モジユール２４と制御記憶モジユール２
６は、論理的な観点から、２つの別個のモジユー
ルとして示されているが、以下で説明する点を除
いて、これらはランダム・アクセス・メモリ
（RAM）の物理的に連続するブロツクである。
本明細書で説明するような、記憶モジユール間の
区分線は実主記憶と制御記憶の間の区分線であ
る。本実施例では、主記憶モジユール２４は、ア
ドレス00000〜7FFFF（16進数）の範囲にわたる。
制御記憶モジユール２６は、アドレス80000〜
9FFFF（16進数）の範囲にわたる。システム・バ
ス２２に乗せられたメモリ・アドレス（ビツト23
が最上位ビツト）のビツト１９は、どの記憶モジ
ユールがアクセスされるかを決定する。もしある
アドレスのビツト１９がセツトされていれば、当
該アドレスは80000（16進数）またはそれより高
く、従つて制御記憶モジユール２６で見つけられ
る。もしビツト１９がオフであれば、当該アドレ
スは7FFFF（16進数）またはそれよりも低く、従
つて主記憶モジユール２４で見つけられる。本明
細書で用いられたアドレスは説明を簡略にし、容
易にするように選択されている。当業者には、各
記憶モジユールのアドレス範囲は設計上の選択で
あり、主記憶と制御記憶のどちらかを指向するの
に、１アドレス・ビツト以上の操作を必要とする
ことが理解されよう。

前述の専用記憶３０は、論理的には、制御記憶
モジユール２６の一部分であるが、物理的には、
プロセツサ制御ロジツク装置２８の中に位置し、
制御記憶モジユール２６の予約セグメント３０に
写像される。代表的な予約セグメント３０は約
256バイト長であるが、もつと長いこともある。
後に第１図に関連して説明するように、プロセツ
サ制御ロジツク装置２８は、出力線１８ａを介し
てバス間アダプタ２０に接続される。また、プロ
セツサ制御ロジツク装置２８には、一対のオーバ
ライド・ラツチ３２及び３４が設けられており、
これらのラツチは後に詳細に説明するように、マ
イクロプロセツサ１２及び１４からのメモリ・ア
クセスを、主記憶モジユール２４または制御記憶
モジユール２６のどちらかに指向するように作用
する。

オーバライド・ラツチ３２及び３４の機能は、
第１図に一層明瞭に示されている。但し、第１図
には、説明を簡潔にするために本発明の要旨に関
係ないシステム素子は示されていない。これらの
ラツチは、幾つかの販売業者から直ぐに入手でき
るようなものである。例えば、モトローラ社で製
造されたタイプMC74LS175Nのラツチは、TI社
のタイプSN74LS175Jのラツチと同様に、ラツチ
３２及び３４として使用するのに適している。各
チツプには４個のラツチがあるが、その中の２つ
だけがオーバライド用に用いられる。命令オーバ
ライド・ラツチ３２は、専用記憶３０に対する記
憶写像書込によつてセツト及びリセツトされる。
命令オーバライド・ラツチ３２がセツトされる
と、１次マイクロプロセツサ１２による全ての主
記憶命令取出しは主記憶モジユール２４の代りに
制御記憶モジユール２６の指定された領域に指向
される。オペランド・オーバライド・ラツチ３４
は、専用記憶３０に対する記憶写像書込によつて
セツト及びリセツトされる。オペランド・オーバ
ライド・ラツチ３４がセツトされると、１次マイ
クロプロセツサ１２または２次マイクロプロセツ
サ１４による全ての主記憶オペランド・アクセス
は、主記憶モジユール２４または制御記憶モジユ
ール２６の指定された領域にそれぞれ指向され
る。オーバライド・ラツチすなわち記憶選択ラツ
チを設けることにより、システムの他の部分（特
に１次マイクロプロセツサ１２のオンチツプ・マ
イクロコード）を変更せずに、多くの有用な機能
を実現することが可能になる。また、オーバライ
ド・ラツチを使用すれば、システムのマイクロプ
ロセツサによる全てのメモリ・アクセスを必要に
応じて変更することもできるようになる。

次に第１図を参照して、オーバライド・ラツチ
の役割及び有用性を説明する。１次マイクロプロ
セツサ１２と２次マイクロプロセツサ１４の間の
インタフエースは、制御記憶モジユール２６に記
憶された適切なマイクロコードによつて定義され
る。電源投入時、このマイクロコードは特有の方
法でアクセスされ、それによつて２次マイクロプ
ロセツサ１４が制御を与えられる。この初期化プ
ロセスの一部分として、２次マイクロプロセツサ
１４は、１次マイクロプロセツサ１２の起動情報
を、制御記憶モジユール２６の予定アドレスに入
れ、オーバライド・ラツチ３２及び３４をリセツ
トする。この場合、これらのラツチは論理０に強
制される。段取りの仕事が完了した後、プロセツ
サ・インタフエース・コードにより、１次マイク
ロプロセツサ１２に制御が移される。

これらのラツチは２次マイクロプロセツサ１４
によつてだけセツト又はリセツトされるが、この
機能をその様に制限しなくてもよい。この動作
は、２次マイクロプロセツサ１４が、専用記憶３
０の予定アドレスへラツチ・データの「書込」動
作を試みるごとに、生じる。それが生じると、デ
コーダ３６は、プロセツサ・ローカル・バス１８
上のアドレスを複写し、それに応答して、ラツチ
３２及び３４へのラツチ・イネーブル線３８を高
レベルにする。ラツチ・イネーブル線３８が高レ
ベルにされると、各ラツチへのデータ・バス入力
４０上で使用可能な１ビツトのデータ・ラツチ情
報――ビツトの値は同一であるかもしれないが、
ラツチごとに異なるビツトである――は、それぞ
れのラツチ３２及び３４に入力ゲートされる。も
しゲートされたデータ・ビツトが論理０であれ
ば、そのラツチはリセツトされ、このデータ・ビ
ツトが論理１であれば、そのラツチはセツトされ
る。

マイクロプロセツサ１２及び１４の各々は、製
造業者によつて指定された複数の入出力（Ｉ／
Ｏ）ピン及び制御ピンを有する。それらの中に
は、命令取出ピン４２、オペランド・アクセス・
ピン４４及びバス許可応答（BGACK）ピン４６
がある。これらのピン及びそれに接続された制御
線上の信号は、関連する特定のマイクロプロセツ
サが命令取出を行なつていること、オペランド・
アクセスを試みようとしていること、または別の
装置がバス・アクセスを許可されているためにア
イドル状態へ移行しつつあることを、それぞれ表
わす。従つて、命令取出線４８が論理的に高レベ
ルにセツトされると、関連するマイクロプロセツ
サは、それが命令取出を実行しようとしているこ
とを表示している。同様に、オペランド・アクセ
ス線５０が高いレベルになると、それは、マイク
ロプロセツサが記憶をアクセスしてオペランドを
検索しようとしていることを意味する。後に説明
するように、バス許可応答ピン４６を論理１すな
わち高レベルにセツトする信号の受信は、別の装
置がプロセツサ・ローカル・バス１８のアクセス
を許可されていることを表示し、かくて受信中の
マイクロプロセツサをアイドル状態に強制する。

命令取出及びオペランド・アクセス動作は排他
的であつて、同時には起こらないので、線４８及
び５０を同時にセツトすることはできず、どちら
か一方だけがセツトされる。ラツチ・イネーブル
線３８が高レベルになると、ラツチ３２及び３４
にデータが読込まれる。ラツチ３２及び３４の出
力は、ANDゲート５２及び５４にそれぞれ供給
される。ANDゲート５２に対する他の入力は命
令取出線４８である。ANDゲート５４への他の
入力はオペランド・アクセス線５０である。
ANDゲート５２及び５４の出力はORゲート５６
に送られる。従つて、もしオーバライド・ラツチ
３２または３４のどちらかが論理１の出力を有
し、かつその関連する制御線が同様にセツトされ
ているならば、ORゲート５６の出力は論理１に
セツトされる。ORゲート５６の出力はアドレス
ORゲート５８の入力に接続される。アドレス
ORゲート５８への他の入力は記憶アドレスのビ
ツト１９でもある。もしANDゲート５２または
５４のどちらかの出力がセツトされているなら
ば、記憶アドレスのビツト１９がセツトされ、そ
れによつて制御記憶モジユール２６に対する読取
または書込が強制される。これは、制御中のマイ
クロプロセツサに対し透明に行なわれ、制御記憶
モジユール２６の予期されなかつたアクセスを生
じさせる。

前述のように、１次マイクロプロセツサ１２
は、全てのシステム命令取出を実行するのに適応
させられている。また、１次マイクロプロセツサ
１２は、それ自身のオンチツプ・マイクロコード
が与えられているので、幾つかの最も頻繁に使用
されるメインフレーム命令を直接実行することが
できる。２次マイクロプロセツサ１４の援助また
は介入ないに、前記動作が可能である限り、１次
マイクロプロセツサ１２はそれ自身の命令を実行
し続ける。しかしながら、割込が生じたとき、ま
たは、１次マイクロプロセツサ１２が、取扱うよ
うにマイクロプログラムされていないOPコード
に出会つたとき、１次マイクロプロセツサ１２
は、２次マイクロプロセツサ呼出ルーチンを開始
して２次マイクロプロセツサ１４をオンにする。

１次マイクロプロセツサ１２と２次マイクロプ
ロセツサ１４の間の制御の移動は、そのために与
えられたマイクロコードに従つて処理される。１
次マイクロプロセツサ１２の場合、このマイクロ
コードはチツプ上に常駐する。２次マイクロプロ
セツサ１４の制御転送ルーチンは制御記憶モジユ
ール２６に存在する。ここで、１次マイクロプロ
セツサ１２が制御を有しており、そして該マイク
ロプロセツサが処理できないOPコードに出会う
か、または割込信号を受取りものと仮定する。ど
ちらの場合も、１次マイクロプロセツサ１２は、
手がかりとなるキー情報を専用記憶３０に書込む
ことにより応答する。このキー情報には、制御を
移すマイクロプロセツサのプログラム・カウンタ
及びプログラム・ステータス・レジスタの内容、
ならびにマイクロプロセツサの制御移動が開始さ
れた理由を表わす呼出コードが含まれる。もし、
制御を受取るマイクロプロセツサによる使用が必
要ならば、制御を移すマイクロプロセツサは、オ
ペランド、現在の命令、バス・エラー情報または
その他の必要なパラメータも記憶する。これらの
不可欠なステータス情報が記憶された後、マイク
ロプロセツサ制御転送ルーチンは、専用記憶３０
中の予定アドレス（マイクロプロセツサ・スイツ
チ・ラツチ６０のアドレス）への書込みを試みる
ことにより終了し、続いて専用記憶３０中の他の
予定アドレスの読取が行なわれる。書込アドレス
を受取ると、デコーダ３６は、マイクロプロセツ
サ・スイツチ・ラツチ６０がアドレス指定されて
いると判定し、制御を手放すマイクロプロセツサ
のBGACK線６２をセツトするとともに、制御を
受取るマイクロプロセツサのBGACK線６２をリ
セツトすることを可能にする。従つて、次の読取
コマンドは、決して実行されないが、いま制御を
手放したマイクロプロセツサの入力パイプライン
に残る。

この制御シーケンスが再び呼出されると、遊休
マイクロプロセツサのBGACKピン４６はリセツ
トされ、該マイクロプロセツサはアクテイブにな
つて制御を取戻す。このマイクロプロセツサが行
なう第１のことは、前に実行するように要求され
た読取動作を完了することである。制御を取戻す
特定のマイクロプロセツサと、前に制御移動がト
リガされた事実とに応じて、読取アドレスは、１
次マイクロプロセツサ１２によつて書込まれた情
報の再ロードを開始するか、または呼出コードの
読取を行なつて、それに応答する活動を開始する
ことができる。

１次マイクロプロセツサ１２によつて制御が手
放される期間は、１命令の間だけかもしれない。
これは、制御を移すマイクロプロセツサのプログ
ラム・ステータス・レジスタ（PSR）の内容が
専用記憶３０に入れられる前に該レジスタのトレ
ース・ビツトをセツトし、続いて制御を受取るマ
イクロプロセツサにその情報をそれ自身のPSR
に読込ませることにより、行なわれる。こうする
代りに、無効なOPコードを有する１つまたは任
意の数の予定命令を実行して割込みを生ぜしめた
後に、１次マイクロプロセツサ１２から２次マイ
クロプロセツサ１４へ制御を移すことも可能であ
る。もちろん、この割込はシステム定義によつて
２次マイクロプロセツサの制御を呼出す。

オーバライド・ラツチ３２及び３４によつて容
易にされた、制御転送の全プロセス及び１次マイ
クロプロセツサ１２による制御記憶モジユール２
６の利用は、１次マイクロプロセツサ１２が受取
つたシステム／370の「EXECUTE（実行）」命令
を実行する場合には、次のように動作する。シス
テム／370「EXECUTE」命令は、その第２オペ
ランドによつて指定されたアドレスに存在する目
的命令を、「EXECUTE」命令のレジスタ・フイ
ールドで指定された汎用レジスタ（GPR）の内
容によつて変更し、その変更された結果の、目的
命令を実行するようなものである。当業者には、
システム／370のアーキテクチヤ上の制約下では、
システム要求により主記憶を使用または破損でき
ないことが理解されるであろう。従つて、中間結
果または命令（この場合は目的命令）のコピーを
記憶するという要求は、制御記憶の利用によつて
だけ満たすことができる。

１次マイクロプロセツサ１２は、システムを管
理し、次の命令を取出すが、これが
「EXECUTE」命令であることがある。これは１
次マイクロプロセツサ１２が処理するようにマイ
クロプログラムされていない命令の１つである。
１次マイクロプロセツサ１２は、主記憶モジユー
ル２４で目的命令を見つけることができるアドレ
スを計算し、それより先に進むことができないこ
とを、そのマイクロコードから知り、そのアドレ
スと、制御を移す理由を説明する適切な呼出コー
ド及び他の関連するレジスタ情報とを専用記憶３
０に書込んでから、２次マイクロプロセツサ１４
に制御を移す。２次マイクロプロセツサ１４は、
呼出コードを検査し、「EXECUTE」命令に対す
るマイクロコード化された応答に基づき、１次マ
イクロプロセツサ１２によつて専用記憶３０に残
された情報を用いて、従属命令のコピーを制御記
憶モジユール２６に書込む。次に、コピーされた
命令の第２バイトは、１次マイクロプロセツサ１
２から渡されたGPRの値の下位バイトとORさ
れ、従属命令すなわち目的命令の、制御記憶のコ
ピーの第２バイトに戻される。

この例では、更に、従属命令が、元の
「EXECUTE」命令の目的命令である「キヤラク
タ移動」命令であると仮定する。キヤラクタ移動
命令は、１次マイクロプロセツサ１２によつて実
行可能と定義されている命令である。その事実
が、目的命令のOPコードから２次マイクロプロ
セツサ１４によつて認められると、２次マイクロ
プロセツサ１４は、１次マイクロプロセツサ１２
から渡されたプログラム・カウンタの元の内容を
保管し、１次マイクロプロセツサ１２が、制御移
動がなかつたら、取出したであろう次の命令のア
ドレスを、今変更されたキヤラクタ移動命令のア
ドレスに置換える。この変更された命令は制御記
憶モジユール２６に駐在するけど、そのアドレス
のアドレス・ビツト１９は０にリセツトされる。
従つて、１次マイクロプロセツサ１２は、制御記
憶モジユール２６においてではなく、主記憶モジ
ユール２４においてキヤラクタ移動命令を探すこ
とになる。本発明により、１次マイクロプロセツ
サ１２は、特別の、かつ追加のオンチツプ・マイ
クロコードまたは多大のハードウエアを必要とせ
ずに、直接実行可能な命令の１つを、システム／
370「EXECUTE」命令の目的命令として実行す
ることができる。

次に、２次マイクロプロセツサ１４は、プログ
ラム・ステータス・レジスタの位置にあるトレー
ス・ビツトをオンにし、命令オーバライド・ラツ
チ３２をオンに切換える。オペランド・オーバラ
イド・ラツチ３４はオフのままであるか、または
リセツトされる。ここで、２次マイクロプロセツ
サ１４は、マイクロプロセツサ・スイツチ・ラツ
チ６０のアドレスへの書込みを行ない、それによ
つて１次マイクロプロセツサ１２に制御を戻す。
１次マイクロプロセツサ１２は、そのBGACKピ
ン４６が低いレベルにセツトされると、動作状態
になり、その入力パイプラインに残された読取コ
マンドを直ちに完了する。定義されたアドレス
を、１次マイクロプロセツサ１２の、残されたま
まの他の専用記憶情報と一緒に、２次マイクロプ
ロセツサ１４が読取ると、１次マイクロプロセツ
サ１２は、それ以上の段取りなしに直ちに動作を
開始することができる。１次マイクロプロセツサ
１２は、キヤラクタ移動命令が駐在していると誤
りを伝えられた主記憶モジユール２４に向かう
際、命令取出線４８をセツトする。しかしなが
ら、ここでORゲート５６の出力線１８ａは、命
令オーバライド・ラツチ３２及び命令取出線４８
によつてセツトされている。これは、１次マイク
ロプロセツサ１２によりプロセツサ・ローカル・
バス１８に乗せられた主記憶アドレスのビツト１
９がアドレスORゲート５８によつてセツトされ
ることを意味する。この結果、１次マイクロプロ
セツサ１２により開始された記憶アクセスは、１
次マイクロプロセツサ１２の部分でいかなる動作
を行なうこともなく、しかもこれに対し透明な様
式で制御記憶モジユール２６に指向される。

変更されたキヤラクタ移動命令が取出される
と、オペランド・オーバライド・ラツチ３４がリ
セツトされており且つ命令取出線４８が論理０で
あるので、その命令に従つて実際にデータを移動
するためになされるメモリ・アクセスは主記憶モ
ジユール２４に指向され、そこで行なわれる。キ
ヤラクタ移動命令が実行された後、１次マイクロ
プロセツサ１２に戻されるようなプログラム・ス
テータス・レジスタのトレース・ビツトはセツト
されていたので、再び２次マイクロプロセツサ１
４に制御が戻される。１次マイクロプロセツサ１
２は、リターン・コードを検査し、トレース・ビ
ツトを調べて制御移動の完全な理由を作成する。
それに対し、２次マイクロプロセツサ１４は、命
令オーバライド・ラツチ３２をオフにし、
「EXECUTE」に出会つたとき最初に受取つた元
のプログラム・カウンタの内容を専用記憶３０に
復元する。制御は再び１次マイクロプロセツサ１
２に戻され、かくて該マイクロプロセツサは、そ
の復元された元のプログラム・カウンタの内容及
びその他の必要な全てのパラメータ及びレジスタ
情報を入手するとともに、「EXECUTE」命令に
続く命令を取出す。１次マイクロプロセツサ１２
が制御を受取つたとき該マイクロプロセツサが実
行すべき命令いかんで、後続するメモリ・アクセ
スは、オーバライド・ラツチ３２及び３４の出力
状態に従つて、命令取出及びオペランド・アクセ
スの両方、またはオペランド・アクセスだけにつ
いて制御記憶に指向することがある。

〔発明の効果〕

本発明によつて、限られた制御記憶を有するマ
ルチマイクロプロセツサによつて実現されたメイ
ンフレーム・データ処理システムにおいて、相対
的に大きい制御記憶を有するメインフレーム・シ
ステムを最適にエミユレートすることができる。

更に本発明によつて、前記のようなシステムに
おいて、プロセツサ・インタフエース・マイクロ
コードを最小限にし且つシステム・パフオーマン
スを高めるように、主記憶または制御記憶に対す
るマイクロプロセツサのアクセスをオーバライ
ド・ラツチによつて他の記憶タイプへ経路変更す
ることができる。

更に本発明によつて、前記記憶アクセスを要求
しているマイクロプロセツサに対して透明な様式
でシステム・パフオーマンスを最適化するよう
に、記憶アクセスを制御・指向することができ
る。

更に本発明によつて、マルチマイクロプロセツ
サによつて実現されたメインフレーム・データ処
理システムにおいて、メインフレーム記憶アクセ
スに関するアーキテクチヤ保護規則を侵害しない
方法で、記憶アクセスを制御及び指向することが
できる。

【図面の簡単な説明】

第１図は主記憶、制御記憶及び幾つかの関連す
るロジツクの間で記憶アクセスを指向するための
本発明に従つたラツチ装置の詳細を示す図、第２
図はマルチマイクロプロセツサによつて実現され
た、制御記憶及び主記憶を含むメインフレーム・
データ処理システムの簡略ブロツク図である。 １０……デスクトツプ・メインフレーム・デー
タ処理システム、１２……１次マイクロプロセツ
サ、１４，１６……２次マイクロプロセツサ、１
８……プロセツサ・ローカル・バス、２０……バ
ス間アダプタ、２２……システム・バス、２４…
…主記憶モジユール、２６……制御記憶モジユー
ル、２８……プロセツサ制御ロジツク装置、３０
……専用記憶、３２……命令オーバライド・ラツ
チ、３４……オペランド・オーバライド・ラツ
チ、３６……デコーダ、６０……マイクロプロセ
ツサ・スイツチ・ラツチ。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要件(a)乃至(h)を有する、マルチ・マ
   イクロプロセツサによつて実現されたメイン・フ
   レーム・エミユレーシヨン用データ処理システ
   ム。 (a) １次マイクロプロセツサおよび少なくとも１
   つの２次マイクロプロセツサ。該マイクロプロ
   セツサの各々は該マイクロプロセツサが行なつ
   ている動作を表わす制御信号を与えるための出
   力ピンを有する。 (b) 主記憶モジユール。 (c) 制御記憶モジユール。 (d) 前記メインフレームの命令セツトをエミユレ
   ートするためのマイクロコード。該マイクロコ
   ードは前記マイクロプロセツサが利用しうるよ
   うに該マイクロプロセツサ又は前記制御記憶モ
   ジユールに置かれている。 (e) 前記マイクロプロセツサおよび前記記憶モジ
   ユールがアドレスおよびデータを相互に授受す
   るように該マイクロプロセツサおよび該記憶モ
   ジユールへ接続されたシステム・バス。 (f) 前記マイクロプロセツサおよび前記システ
   ム・バスへ接続され、前記制御記憶モジユール
   の１区分としてアドレスしうるように該制御記
   憶モジユールへ論理的に組込まれた記憶写像式
   専用記憶装置。該専用記憶装置はハードウエア
   およびソフトウエアの対話を容易にするように
   少なくとも１つの前記マイクロプロセツサに関
   連するラツチ装置を含んでおり、該ラツチ装置
   はそれ自体に関連する特定のアドレスを有す
   る。 (j) 前記マイクロプロセツサの制御信号出力ピン
   と前記ラツチ装置の入力の間に接続され、予期
   されなかつた記憶アクセスが要求されるたびに
   前記ラツチ装置の出力をセツトおよびリセツト
   するための第１の論理回路。 (h) 前記ラツチ装置の出力と前記システム・バス
   の間に接続され、前記ラツチ装置の出力が予定
   の論理値を有するとき、アクセスすべき記憶モ
   ジユールを識別する前記システム・バス上のア
   ドレスを予定の基準に従つて変更することによ
   り、当該記憶アクセスを他方の前記記憶モジユ
   ールへ指向させるための第２の論理回路。