JPS63132524A - Ｍｉｓ装置 - Google Patents
Ｍｉｓ装置Info
- Publication number
- JPS63132524A JPS63132524A JP62253601A JP25360187A JPS63132524A JP S63132524 A JPS63132524 A JP S63132524A JP 62253601 A JP62253601 A JP 62253601A JP 25360187 A JP25360187 A JP 25360187A JP S63132524 A JPS63132524 A JP S63132524A
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- input
- transmission gate
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＩＳ（金属絶縁膜半導体装置、特にその
入力回路に関する。
入力回路に関する。
ＭＩＳメモリ装置等において、入力端子と入力ＭＩＳＦ
ＥＴのゲートとの間に伝送グー）ＭＩＳＦＥＴを設け、
この伝送ゲートＭＩＳＦＥＴをオンとして、入力信号を
取り込むとともに、オフとして上記入力信号を入力容量
に保持するものとした入力回路が公知である。
ＥＴのゲートとの間に伝送グー）ＭＩＳＦＥＴを設け、
この伝送ゲートＭＩＳＦＥＴをオンとして、入力信号を
取り込むとともに、オフとして上記入力信号を入力容量
に保持するものとした入力回路が公知である。
この入力回路にあっては、入力信号のアンダーシュート
により、伝送ゲートＭＩ ５ＦＥＴのゲートに印加され
ているオフレベルより入力端子側の電極（ソース）が−
一ベルとなって、そのしきい値電圧忙達すると、この伝
送グー）ＭＩ ５ＦＥＴがオンすることとなり、上記入
力容量に保持された信号が入力端子側にリークするとい
う問題がある。
により、伝送ゲートＭＩ ５ＦＥＴのゲートに印加され
ているオフレベルより入力端子側の電極（ソース）が−
一ベルとなって、そのしきい値電圧忙達すると、この伝
送グー）ＭＩ ５ＦＥＴがオンすることとなり、上記入
力容量に保持された信号が入力端子側にリークするとい
う問題がある。
そこで、第３図に示すよ５に、伝送グー）ＭＩＳＦＥＴ
（Ｑｓ 、Ｑｌ ）を２個直列接続し、そのゲートを共
通にしてタイミング信号（φＧ）を印加するとともに、
上記伝送ゲートＭＩＳＦＥＴ（Ｑ、。
（Ｑｓ 、Ｑｌ ）を２個直列接続し、そのゲートを共
通にしてタイミング信号（φＧ）を印加するとともに、
上記伝送ゲートＭＩＳＦＥＴ（Ｑ、。
Ｑりの接銃点にコンデンサ（Ｃ）を設けることが考えら
れる。
れる。
このコンデンサ（Ｃ）の挿入により、上記アンダーシュ
ートによる伝送グー）ＭＩＳＦＥＴ（Ｑｌ ）がオン
したとき、このコンデンサ（Ｃ１の放電時間だけ、入力
ＭＩ ５ＦＥＴ （Ｑｓ）４１＠の伝送ゲートＭＩＳＦ
ＥＴ（Ｑ、）のオン時間を遅らそうとするものである。
ートによる伝送グー）ＭＩＳＦＥＴ（Ｑｌ ）がオン
したとき、このコンデンサ（Ｃ１の放電時間だけ、入力
ＭＩ ５ＦＥＴ （Ｑｓ）４１＠の伝送ゲートＭＩＳＦ
ＥＴ（Ｑ、）のオン時間を遅らそうとするものである。
したがって、この入力回路にあっては、確実な入力信号
のリークを防止するためには、上記コンデンサ（Ｃ）と
伝送ゲートＭＩＳＦＥＴ（Ｑｔ）との時定数を大きくす
る必要があるため、入力信号の取り込み時において、高
速化を損うという欠点が生ずる。
のリークを防止するためには、上記コンデンサ（Ｃ）と
伝送ゲートＭＩＳＦＥＴ（Ｑｔ）との時定数を大きくす
る必要があるため、入力信号の取り込み時において、高
速化を損うという欠点が生ずる。
この発明は、高速動作を損うことなく、誤動作を防止し
たＭＩＳ装置を提供するためになされた。
たＭＩＳ装置を提供するためになされた。
この発明の実施例は、要約すると次のとおりである。す
なわち、入力端子と伝送グー）ＭＩ ５ＦＥＴのゲート
との間に、ゲートをオフレベルにバイアスしたＭＩ ５
ＦＥＴを設けて、上記アンダーシェードによる伝送ゲー
トＭＩＳＦＥＴのオン動作を禁止するようにするもので
ある。
なわち、入力端子と伝送グー）ＭＩ ５ＦＥＴのゲート
との間に、ゲートをオフレベルにバイアスしたＭＩ ５
ＦＥＴを設けて、上記アンダーシェードによる伝送ゲー
トＭＩＳＦＥＴのオン動作を禁止するようにするもので
ある。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例を示す回路図である。
入力端子（Ａｉ）と入力ＭＩＳＦＥＴ（Ｑｓ ）のゲ
ートとの間にタイミング信号（φＧ）で制御される伝送
ゲートＭＩＳＦＥＴ（Ｑｒ）を有するＭＩＳ入力回路に
おいて、上記入力端子（Ａｉ）と伝送ゲートＭＩＳＦＥ
Ｔ（Ｑｓ）のゲートとの間に、ゲートを接地したＭＩＳ
ＦＥＴ（Ｑｌ）を設げるものである。
ートとの間にタイミング信号（φＧ）で制御される伝送
ゲートＭＩＳＦＥＴ（Ｑｒ）を有するＭＩＳ入力回路に
おいて、上記入力端子（Ａｉ）と伝送ゲートＭＩＳＦＥ
Ｔ（Ｑｓ）のゲートとの間に、ゲートを接地したＭＩＳ
ＦＥＴ（Ｑｌ）を設げるものである。
この回路にあっては、タイミング信号（φＧ）のハイレ
ベルのとき、伝送ゲートＭＩＳＦＥＴ（Ｑ、）をオンと
して、入力信号（Ａ１）を入力ＭＩＳＦＥＴ（Ｑｓ）の
入力容量（Ｃ） Ｋ取り込むものである。
ベルのとき、伝送ゲートＭＩＳＦＥＴ（Ｑ、）をオンと
して、入力信号（Ａ１）を入力ＭＩＳＦＥＴ（Ｑｓ）の
入力容量（Ｃ） Ｋ取り込むものである。
このとき、入力信号（Ａｉ）がハイレベル、又はローレ
ベルであっても、上記Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｑｌ
）のゲートは接地されているものであるため、オンす
ることなく、入力取り込み動作には何ら影響を及ぼすこ
とはない。
ベルであっても、上記Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｑｌ
）のゲートは接地されているものであるため、オンす
ることなく、入力取り込み動作には何ら影響を及ぼすこ
とはない。
そして、上記タイミング信号（Ａｉ）がローレベルとな
って伝送ゲートＭＩＳＦＥＴ（Ｑｌ）がオフし、上記取
り込んだ入力信号（Ａｉ）を入力容量（Ｃｉ）に保持し
た状態において、入力信号（Ａｉ）が立ち下り、アンダ
ーシェードが生じた場合において、入力端子（Ａｉ）の
レベルが負側ノＶ ヘルＫ ヨリＭＩＳＦＥＴ（Ｑｒ
、Ｑｌ ）がオンするものとなる。このとき、上記Ｍ
Ｉ ５ＦＥＴ（Ｑｌ）のオンにより伝送ゲートＭＩＳＦ
ＥＴ（Ｑ、）のゲート、ソース間を短絡するため、換言
すれば、伝送ゲートＭＩＳＦＥＴ（Ｑｒ）のゲート電位
を負のアンダーＶエート電圧罠応じて下げるため、上記
伝送ゲートＭＩＳＦＥＴ（Ｑｓ）は、瞬時にしかオンし
ないため、保持レベルのリークは阻止できるものとなる
。
って伝送ゲートＭＩＳＦＥＴ（Ｑｌ）がオフし、上記取
り込んだ入力信号（Ａｉ）を入力容量（Ｃｉ）に保持し
た状態において、入力信号（Ａｉ）が立ち下り、アンダ
ーシェードが生じた場合において、入力端子（Ａｉ）の
レベルが負側ノＶ ヘルＫ ヨリＭＩＳＦＥＴ（Ｑｒ
、Ｑｌ ）がオンするものとなる。このとき、上記Ｍ
Ｉ ５ＦＥＴ（Ｑｌ）のオンにより伝送ゲートＭＩＳＦ
ＥＴ（Ｑ、）のゲート、ソース間を短絡するため、換言
すれば、伝送ゲートＭＩＳＦＥＴ（Ｑｒ）のゲート電位
を負のアンダーＶエート電圧罠応じて下げるため、上記
伝送ゲートＭＩＳＦＥＴ（Ｑｓ）は、瞬時にしかオンし
ないため、保持レベルのリークは阻止できるものとなる
。
上記伝送ゲートＭＩＳＦＥＴ（Ｑｌ）の瞬時のオン動作
を防止するため、上記Ｍ Ｉ ８ Ｆ Ｅ Ｔ（Ｑｌ
）のしきい値電圧を伝送ゲートＭＩＳＦＥＴのしきい値
電圧より小さくして、このＭ Ｉ Ｓ Ｆ Ｅ Ｔ（Ｑ
ｌ ）を負のアンダーシュートに対して更に動作するよ
うにすることが望ましい。これにより、伝送グー）ＭＩ
５ＦＥＴ（Ｑυのオン動作を防止することができるた
め、保持レベルのリークを確実に防止できるものとなる
。
を防止するため、上記Ｍ Ｉ ８ Ｆ Ｅ Ｔ（Ｑｌ
）のしきい値電圧を伝送ゲートＭＩＳＦＥＴのしきい値
電圧より小さくして、このＭ Ｉ Ｓ Ｆ Ｅ Ｔ（Ｑ
ｌ ）を負のアンダーシュートに対して更に動作するよ
うにすることが望ましい。これにより、伝送グー）ＭＩ
５ＦＥＴ（Ｑυのオン動作を防止することができるた
め、保持レベルのリークを確実に防止できるものとなる
。
また、この実施例においては、入力信号のアンダーシェ
ー）Ｋよる誤動作防止のため、入力時定数を太き（する
必要がないから、高速動作を損うことはない。
ー）Ｋよる誤動作防止のため、入力時定数を太き（する
必要がないから、高速動作を損うことはない。
また、上記伝送ゲートＭＩＳＦＥＴ（Ｑｌ）の瞬時のオ
ンによるリークを補うため、第２図に示すように、伝送
ゲートＭＩＳＦＥＴ（Ｑｌ 、Ｑｌ ’）を直列に接
続し、ゲートに共通にタイミング信号を印加するととも
に、接続点にコンデンサ（Ｃ）を設けるものでありても
よい。
ンによるリークを補うため、第２図に示すように、伝送
ゲートＭＩＳＦＥＴ（Ｑｌ 、Ｑｌ ’）を直列に接
続し、ゲートに共通にタイミング信号を印加するととも
に、接続点にコンデンサ（Ｃ）を設けるものでありても
よい。
この実施例回路にありては、負のアンダーシュートによ
る伝送ゲートＭＩＳＦＥＴ（Ｑｓ）のオン動作は、ＭＩ
Ｓ Ｆ ＥＴ （Ｑｌ）のオン動作により、瞬時にし
か行われないから、リーク量が少ないことより、コンデ
ンサＩｃ）の値を小さくでき、入力時定数を小さくでき
るため、高速化を損うことはない。
る伝送ゲートＭＩＳＦＥＴ（Ｑｓ）のオン動作は、ＭＩ
Ｓ Ｆ ＥＴ （Ｑｌ）のオン動作により、瞬時にし
か行われないから、リーク量が少ないことより、コンデ
ンサＩｃ）の値を小さくでき、入力時定数を小さくでき
るため、高速化を損うことはない。
また、この実施例回路においても、上記ＭＩＳＦＥＴ（
Ｑｌ）のしきい値電圧を伝送グー）ＭＩ ５ＦＥＴ（Ｑ
ｓ −Ｑｍ ）のしきい値電圧より小さくすれば、上
記コンデンサ（Ｃ１の値はさらに小さくでき、確実な入
力信号の保持を行うことができる。
Ｑｌ）のしきい値電圧を伝送グー）ＭＩ ５ＦＥＴ（Ｑ
ｓ −Ｑｍ ）のしきい値電圧より小さくすれば、上
記コンデンサ（Ｃ１の値はさらに小さくでき、確実な入
力信号の保持を行うことができる。
マタ、ＭＩＳＦＥＴは、Ｏｆ＋７ネｋＭＩｓ’ＦＥＴで
ありてもよく、負の電源電圧を用いた場合には、オーバ
ーシュートに対するリーク防止を行うものである。
ありてもよく、負の電源電圧を用いた場合には、オーバ
ーシュートに対するリーク防止を行うものである。
この発明は、ＭＩＳ装置として広く利用できる。
第１図、第２図は、それぞれこの発明の一実施例を示す
回路図、第３図は、従来考えられている回路の回路図で
ある。 、−〜、 代理人 弁理士 小 川 勝 男１、 ラ第 １ 図 Ｘ ２ 図 Ｍ３ １２１
回路図、第３図は、従来考えられている回路の回路図で
ある。 、−〜、 代理人 弁理士 小 川 勝 男１、 ラ第 １ 図 Ｘ ２ 図 Ｍ３ １２１
Claims (1)
- １、外部から信号が加わる第１端子と、上記第１端子に
そのドレイン・ソースが直列接続された第１ＭＩＳＦＥ
Ｔと、制御用ＭＩＳＦＥＴとを備えてなり、上記制御用
ＭＩＳＦＥＴは、そのゲートが基準電位点に結合されて
なり、かつ上記第１端子にアンダーシュートもしくはオ
ーバシュートが与えられたときに上記第１ＭＩＳＦＥＴ
をオフ状態にせしめるようにそのドレイン・ソースが上
記第１ＭＩＳＦＥＴのゲートと上記第１接続点との間に
設けられてなることを特徴とするＭＩＳ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253601A JPS63132524A (ja) | 1987-10-09 | 1987-10-09 | Ｍｉｓ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253601A JPS63132524A (ja) | 1987-10-09 | 1987-10-09 | Ｍｉｓ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6391479A Division JPS55157192A (en) | 1979-05-25 | 1979-05-25 | Mis input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132524A true JPS63132524A (ja) | 1988-06-04 |
| JPH0444838B2 JPH0444838B2 (ja) | 1992-07-22 |
Family
ID=17253649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253601A Granted JPS63132524A (ja) | 1987-10-09 | 1987-10-09 | Ｍｉｓ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63132524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024807A1 (en) * | 1995-12-29 | 1997-07-10 | Maxim Integrated Products, Inc. | Fault protection for cmos analog switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
-
1987
- 1987-10-09 JP JP62253601A patent/JPS63132524A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024807A1 (en) * | 1995-12-29 | 1997-07-10 | Maxim Integrated Products, Inc. | Fault protection for cmos analog switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444838B2 (ja) | 1992-07-22 |
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