JPS6313582B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマトリツクスパネル駆動回路に関し、
ある一つのテレビジヨン放送の走査線数に適する
様に構成されたXYマトリツクスパネルを他の異
なつた走査線数のテレビジヨン放送エリアでも支
障なく使用できてTV画像を表示できるようにし
た駆動回路を提供する事を目的とする。

NTSC方式のカラーTV放送は走査線数は525
本で、垂直帰線期間に42本が含まれるため、残り
の483本が有効走査線となる。故にXYマトリツ
クスパネルにおいて縦方向の絵素数を480ケ前後
か、約480／Ｎケ（Ｎは整数）に構成し、行電極
Ｘもその絵素数と同じ本数に構成するのが一般的
である。又表示画像の画質向上のためＸ電極ピツ
チが極めて小さくする必要があり、その時Ｘ電極
とＸ電極駆動回路との結線が難しくなる。そのた
めＸ電極に走査信号を印加する入力端子を一本お
きに左右に振りわける構成も一般的である。この
構成においては、Ｘ電極駆動回路からパネルのＸ
電極入力端子付近まで配線する線の長さを短く
し、交差ポイント数を減らすために第１図のよう
にＸ電極駆動回路をパネルの左右に接近してそれ
ぞれ配置する必要がある。

次に第１図により、XYマトリツクスパネル１
（ここではＮ＝２の時、すなわちＸ電極数240本の
パネルを例にとる）における従来の走査回路を説
明する。端子２の映像信号から同期分離回路３に
て複合同期信号を得、さらにＶ／Ｈ分離回路４に
て垂直同期信号Ｖ（第２図ａ）と水平同期信号Ｈ
（第２図ｂ）とを得る。次に制御信号発生回路５
にて垂直同期信号を基準に垂直走査スタートパル
ス（第２図ｃ）を得、これをシフトレジスタで構
成されているＸ電極駆動回路６，７のシリアル入
力とし、さらに水平同期信号をＸ電極駆動回路
６，７のクロツク信号とすれば、両Ｘ電極駆動回
路６，７のシフトレジスタの１段目、２段目、３
段目…の各段より順次第２図のd₁，d₂，d₃，d₄，
d₅…に示す走査パルス信号が得られる。そしてＸ
電極駆動回路６の１段目出力（第２図d₁）をＸ電
極の１行目X₁に加え、Ｘ電極駆動回路７の２段
目の出力（第２図d₂）をＸ電極の２行目X₂に加
わえる。次にＸ電極駆動回路６の３段目出力（第
２図d₃）をX₃に加えるという様に順次Ｘ電極駆
動回路６では奇数段目の出力をそれぞれ奇数行目
のＸ電極に、Ｘ電極駆動回路７では偶数段目の出
力をそれぞれ偶数行目のＸ電極に印加すれば、
X₁，X₂，X₃，X₄…に順次走査パルスが加わり、
パネルが走査される。

一方サンプルホールド回路で構成されているＹ
電極駆動回路８，９においては、シリアルの映像
信号が総Ｙ電極数個のパラレルの映像信号に変換
され、各々の変換された信号は対応するＹ電極に
同時に印加される。そしてＸ電極に加わる走査パ
ルスにより順次line at ａ timeで画素１０が選
択され、パネル１が駆動される。この時Ｘ電極数
は240本であるためインターレースを行なわない。

今、このパネルで、走査数が625本のPAL方式
によるカラーテレビジヨン放送を受信し、画像を
表示する事を考えてみる。この時走査線数は625
本で垂直帰線期間に50本含まれているので残りの
575本が有効走査線数となる。インタレースを行
なわないので、一枚の画像を表示するには575
本／２＝287本のＸ電極数が必要である。故にＸ
電極数240本のパネルを用いれば287−240＝47本
分の映像が表示できず上下方向に大きくオーバー
スキヤンした様な状態で表示される。

次に前述したのとは逆に、PAL方式のように
625本の走査線数のテレビジヨン画像の放送エリ
ア用にパネルを構成した時を考えてみる。この場
合には有効走査線数が575本であるので、XYマ
トリツクスパネルは縦方向の絵素数を560個前後
が560／Ｎ個（Ｎは整数）に構成するのが一般的
である。前と同じくＮ＝２の時で、Ｘ電極数が
280本のXYマトリツクスパネルを考えてみる。
このマトリツクスパネルでNTSC方式によるテレ
ビジヨン放送を受信し、画像を表示する場合、前
に説明した様にインタレースを行わないので、一
枚の画像を表示するには241本の走査線が有効走
査線となる。このため、280−241＝39本のＸ電極
に表示する映像情報がない状態となる。従つて表
示画像は上下方向が収縮した状態となる。

以上に述べた２つの場合の問題点を解決する手
段については、前に特願昭54−90595、特願昭54
−90596で既に提案されているが、本発明は特に
第１図に示す様に、Ｘ電極に走査信号を印加する
端子がＸ電極の一本おきに交互に左右に振り分け
られており、Ｘ電極駆動回路がパネルの左右に接
近して配置された構成のパネルを走査するのに適
する駆動回路を提案する事を目的としたものであ
る。

今、第１図に示す様にパネル１の左右にＸ電極
駆動回路６，７を配置した時、特に問題となる点
について述べる。特に前提として本発明のＸ電極
駆動回路はIC化を意識したものである。走査線
数525本に適する様に構成されたパネルで、走査
線数625本の画像を表示する時は、表示画像に不
自然さを与えないために、一垂直走査期間にわた
り、水平走査を抜く位置を一ケ所に集中しない様
に、また少なくとも連続しない様配慮する必要が
ある。そのため特願昭54−90595で提案した様に、
Ｘ電極駆動回路のフリツプフロツプ回路FFで構
成された走査用シフトレジスタに新たにFFを該
シフトレジスタの一ケ所に集中しない様に付加す
る必要がある。しかしこの様に構成された同一
ICパターンの２個のＸ電極駆動ICをパネル１の
左右に配置すると、結果として連続して水平走査
が抜ける事になる。

それとは逆に、走査線数625本に適する様に構
成されたパネルで走査線数525本の画像を表示す
る時にも同様の問題が生ずる。この場合には特願
昭54−90596に提案している様に、走査用シフト
レジスタを構成しているFFを所定個所で抜くこ
とにより、連続した２個のＸ電極を一垂直走査期
間にわたり、集中することなく、同時に走査する
ことによつて、満足な表示ができるが、このよう
な同一パターンのＸ電極駆動ICをパネル１の左
右に配置すると、連続した４個のＸ電極が同時に
選択される問題を生ずる。

このような問題を解決するには、左右専用の二
品種のＸ電極駆動ICを作る必要があるが、本発
明はＸ電極駆動ICに左右切換端子を設けて一品
種のＸ電極駆動ICで前記問題を解決するもので
ある。

以下本発明の一実施例を図面に基づいて説明す
る。第３図に本発明の第１の実施例としてのＸ電
極駆動回路の詳細を示す。この回路はIC構成で
示してあり、一点鎖線内がICである。端子１１
はシリアル信号入力端子、端子１２はクロツク信
号入力端子、端子１３は左右切換え端子、端子１
４は走査線数の525/625の切換え端子、端子１５
は第１のゲート信号入力端子、端子１６は第２の
ゲート信号入力端子、端子１７はシリアル信号出
力端子である。

第３図に示すＸ電極駆動ICのパネルに対する
配置を第６図を用いて説明する。今、一例として
総Ｘ電極数を240本とし、奇数行目のＸ電極X₁，
X₃，X₅…には走査パルス信号をパネル１の左側
から加え、偶数行目のＸ電極X₂，X₄，X₆…には
パネル１の右側から加える様に構成されているパ
ネル１を対象とする。第３図に示す駆動ICは30
チヤンネル出力用であるので、第６図に示す様に
パネル１の左右に第３図の駆動ICを４個ずつ配
置する。そして左側に配置した第３図の４個のＸ
電極駆動IC、I₁，I₂，I₃，I₄の配線は、I₁のシリア
ル入力端子１１に走査スタートパルスのシリアル
信号を印加し、I₁のシリアル出力端子１７から得
られるシリアル信号をI₂のシリアル入力端子１１
に加えるようにされている。以下同様にして、I₂
の端子１７とI₃の端子１１とを結線し、I₃の端子
１７とI₄の端子１１とを結線する。そしてI₁，I₂，
I₃，I₄の第３図に示すＸ電極駆動ICの左右切換え
端子１３を“Ｈ”にする。

次にパネル１の右側に配置した４個のＸ電極駆
動IC、I₅，I₆，I₇，I₈の配線は、I₅のシリアル入力
端子１１にI₁に印加したと同じ走査スタートパル
スのシリアル信号が印加されるようになされ、I₅
のシリアル出力端子１７とI₆のシリアル入力端子
１１と、I₆の端子１１とI₇の端子１７と、I₇の端
子１７とI₈の端子１１とをそれぞれ結線する。そ
してI₅，I₆，I₇，I₈の左右切換え端子１３を“Ｌ”
にする。

そしてI₁，I₂…I₈のクロツク信号入力端子１２
には同じクロツク信号が印加される様に配線さ
れ、I₁，I₂…I₈の525/625切換え端子１４は共通に
配線され、受信するテレビジヨン信号の走査線に
応じて走査線525本の時は“Ｌ”に、走査線625本
の時は“Ｈ”になるようにスイツチ２８で切り換
えられる。

次に第３図に示すＸ電極駆動ICを説明する。
F₁，F₂，F₃…F₃₀はフリツプフロツプFFで、シフ
トレジスタを構成しており、各段の出力はそれぞ
れNAND回路Ａ１，Ａ２，Ａ３…Ａ３０を介し
て対応する各チヤンネルの出力端子ch１，ch２，
ch３〜ch３０に加えられる。又FF回路Ｆのうち
３個に１個の割り合いで３個のNAND回路Ｂ，
Ｃ，Ｄと、１個のインバータ回路Ｅと、１個の
FF回路F′とが設けられ、第３図のように配線さ
れる。

次に第３図に示すＸ電極駆動ICに加える信号
を第４図、第５図を用いて説明する。第１図の
Ｖ／Ｈ分離回路４にて得た垂直同期信号Ｖ（第５
図ａ）をプログラマブルカウンタ１８（第４図）
のリセツト信号として加える。次にＶ／Ｈ分離回
路４に得た水平同期信号Ｈ（第５図ｂ）をクロツ
ク信号とし、これをFF回路１９で第５図ａのＶ
信号をリセツト信号として分周し、第５図ｃの如
きＱ出力と第５図ｄの如き出力を得る。このＱ
出力（第５図ｃ）をプログラマブルカウンタ１８
のクロツク信号とし、例えば表示するテレビジヨ
ン画像の走査線が525本の時はプログラム端子２
０を走査線525本側の“Ｌ”にしてプログラマブ
ルカウンタ１８を８進カウンタ（Ｍ＝８）にセツ
トして動作させ、第５図ａのＶ信号より16H遅れ
たパルス幅2Hの第５図ｅに示す出力を得、これ
をインバータ２１で反転して第５図ｆの信号を得
る。この信号（第５図ｆ）をシリアル入力信号と
して第３図の端子１１に加える。又FF回路１９
のＱ出力（第５図ｃ）を第３図の端子１２に加
え、これをクロツク信号とする。第３図のFFは
立ち下がり時に同期して動作する。そして第３図
のＸ電極駆動ICを第１図の６に示す様にパネル
１の左側に配置した時、第４図のFF回路１９の
Ｑ出力（第５図ｃ、以後G₂信号と呼ぶ）を端子
１６に加え出力（第５図ｄ、以後G₁信号と呼
ぶ）を端子１５に加える。一方第３図のＸ電極駆
動ICを第１図の７に示す様にパネル１は右側に
配置する時は、左側に配置する時とは逆に、端子
１５にG₂信号を、端子１６にG₁信号をそれぞれ
加える。

今第１の状態として、走査線525本のテレビジ
ヨン画像を表示する時で、第１図の６に示す様に
第３図のＸ電極駆動ICをパネル１の左側に配置
する時について説明する。この時第３図の端子１
３は第６図に示す様に“Ｈ”に配線されており、
５２５／６２５切換え端子１４は第６図に示すスイツチ
２８で“Ｌ”にセツトされる。そこでNAND回
路２２，２３の出力は“Ｈ”となる。このためイ
ンバータ回路Ｅ１，Ｅ２…Ｅ１０出力は“Ｌ”と
なり、そしてNAND回路D₁，D₂…D₁₀出力は常
に“Ｈ”となる。故にFF回路Ｆ３の出力は
NAND回路Ｂ１及びＣ１で２度反転され、Ｆ３
の出力と同じ信号がＦ４に入力される。同じくＦ
６の出力はＢ２，Ｃ２で２度反転され、Ｆ６の出
力と同じ信号がＦ７に加えられる。以下同様にし
て、結局Ｆ１，Ｆ２，Ｆ３，Ｆ４…Ｆ３０がカス
ケード接続されたシフトレジスタを構成する。そ
して今端子１１に加えられた2H期間のパルス幅
の第５図ｆに示すパルス信号が、シリアル入力信
号として第５図ｃに示す、周期が2H期間のパル
スの立ち下がり時に同期して順次シフトされ、Ｆ
１より第５図g₁に示す（T₁＋T₂）期間のパルス
信号が、Ｆ２，Ｆ３，Ｆ４…より第５図g₂，g₃，
g₄…に示すそれぞれ（T₃＋T₄），（T₅＋T₆），（T₇
＋T₈）…期間のパルス信号が得られる。一方52
５／６２５切換え端子１４が“Ｌ”であるので、イン
バータ回路２４の“Ｈ”出力と端子１５のG₁信
号とがNAND回路２５に加わりG₁信号の反転し
た₁信号の反転した₁信号が得られる。一方端
子１６のG₂信号と端子１４の“Ｌ”信号とが
NAND回路２６に加わり、“Ｈ”の出力を得て、
これがNAND回路２５の₁信号と共にNAND回
路２７に加わり、G₁信号を得る。結局G₁信号が
NAND回路Ａ１，Ａ２，Ａ３，Ａ４…Ａ３０に
加わる。すなわちFF回路Ｆ１の出力（第５図g₁）
とG₁信号（第５図ｄ）とがＡ１に加わり、第５
図h₁に示すT₁期間の走査パルス信号が第３図の
端子ch₁より取り出せる。このch₁の出力を第１図
に示すパネル１のX₁電極に加える。次に同様に
してＦ２出力とG₁信号とがＡ２に加わり、第５
図h₂に示すT₃期間の走査パルス信号が端子ch₂に
取り出せる。そしてこのch₂出力がＸ３電極に加
えられる。順次同様にしてNAND回路Ａ３，Ａ
４…において、FF回路Ｆ３，Ｆ４…の2Hパルス
幅のパルス出力をG₁信号（第５図ｄ）を用いて
前半の1Hパルス幅のみを選択し、第５図h₃，h₄
…に示すT₅，T₇期間の走査パルス信号がch₃，
ch₄…端子より得られる。そしてこれらをX₅，X₇
…の奇数番目のＸ電極に順次加えられる。第５図
h₁，h₂，h₃，h₄から明らかなように第３図の端子
ch₁，ch₂…からは1H期間飛びで、1Hパルス幅
の、T₁，T₃，T₅…の奇数番目期間の走査パルス
信号が順次得られる。

次に第２の状態として走査線525本のテレビジ
ヨン画像を表示する時で第３図のＸ電極駆動IC
を第１図の７に示す様にパネル１の右側に配置す
る時について説明する。この時左右切換え端子１
３を“Ｌ”にする。そして今度は端子１５に第５
図ｃにに示すG₂信号、端子１６に第５図ｄに示
すG₁信号を加える様に配線する。525/625切換え
端子１４は前と同じく“Ｌ”にする。そして端子
１１には前と同じ第５図ｆに示すシリアル信号
を、端子１２には前と同じ第５図ｃに示すG₂信
号をクロツク信号として加える。シリアル信号、
クロツク信号は第１の状態と同じなので、Ｆ１，
Ｆ２，Ｆ３，Ｆ４…より第５図g₁，g₂，g₃，g₄…
に示す出力が得られる。ところが今端子１５には
G₂信号（第５図ｃ）が印加されており、525/625
切換え端子１４は第１の状態と同じなので、端子
１５及びNAND回路２７のG₂信号がNAND回路
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５…Ａ３０に加わ
る。すなわちFF回路Ｆ１の出力（第５図g₁）と
G₂信号（第５図ｃ）とがNAND回路Ａ１に加わ
り、第５図i₁に示すT₂期間の走査パルス信号が第
３図のch₁端子より取り出される。順次同様にし
てNAND回路Ａ２，Ａ３…においてFF回路Ｆ
２，Ｆ３…の2Hパルス幅のパルス出力をG₂信号
（第５図ｃ）を用いて後半の1Hパルス幅のみを選
択し、第５図i₂，i₃，i₄…に示すT₄，T₆，T₈期間
の走査パルス信号が端子ch₂，ch₃，ch₄…より得
られる。そして第６図に示す配置により端子ch₁，
ch₂，ch₃，ch₄…の走査パルス信号がX₂，X₄，
X₆，X₈…の偶数番目のＸ電極に順次加えられる。

以上説明した様に第１及び第２の状態で走査線
525本のテレビジヨン画像を表示すれば良い。

次に走査線625本のテレビ画像を表示する時を
説明する。まず第３の状態として、走査線625本
のテレビジヨン画像を表示する時で、第１図の６
に示す様に第３図のＸ電極駆動ICをパネル１の
左側に配置する時について説明する。この時第３
図の左右切換え端子１３は第６図に示す配線によ
り“Ｈ”であり、525/625切換え端子１４は第６
図のスイツチ２８で“Ｈ”にセツトする。そこで
NAND２２の出力は“Ｈ”、NAND２３の出力
は“Ｌ”となる。このためインバータ回路Ｅ１，
Ｅ３，Ｅ５，Ｅ７，Ｅ９の出力は“Ｌ”となり、
NAND回路Ｄ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９出力
は常に“Ｈ”となる。故にFF回路Ｆ３，Ｆ９，
Ｆ１５，Ｆ２１，Ｆ２７の出力はそれぞれ
NAND回路Ｂ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９で反
転し、さらにそれぞれNAND回路Ｃ１，Ｃ３，
Ｃ５，Ｃ７，Ｃ９で反転して、Ｆ３，Ｆ９，Ｆ１
５，Ｆ２１，Ｆ２７の出力とそれぞれ同じものが
Ｆ４，Ｆ１０，Ｆ１６，Ｆ２２，Ｆ２８に入力さ
れる。一方NAND回路２３の出力が“Ｌ”のた
め、NAND回路Ｂ２，Ｂ４，Ｂ６，Ｂ８，Ｂ１
０の出力は常に“Ｈ”となる。故にFF回路Ｆ６，
Ｆ１２，Ｆ１８，Ｆ２４，Ｆ３０の出力はそれぞ
れFF回路F′２，F′４，F′８，F′１０に入力され、
F′２，F′４，F′６，F′８，F′１０の出力はそれぞ
れNAND回路Ｄ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０
で反転し、さらにNAND回路Ｃ２，Ｃ４，Ｃ６，
Ｃ８，Ｃ１０で再反転してF′２，F′４，F′６，
F′８，F′１０の出力と同じものがそれぞれFF回
路Ｆ７，Ｆ１３，Ｆ１９，Ｆ２５及びシリアル信
号出力端子１７とに入力される。すなわちFF回
路Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，F′２，
Ｆ７，Ｆ８…Ｆ１２，F′４，Ｆ１３…Ｆ１８，
F′６，Ｆ１９…Ｆ２４，F′８，Ｆ２５…Ｆ３０，
F′１０が順々にカスケード接続されシフトレジス
タを構成する。

次に第３図に示すＸ電極駆動ICに加える信号
は前に第４図、第５図を用いて説明した時と基本
的には同じであるが、ただ第４図に示すプログラ
マブルカウンタ１８のプログラム端子２０を走査
線625本時側の“Ｈ”にしてプログラマブルカウ
ンタ１８のカウント数を前述した走査線数525本
受信時の８進カウンタ（Ｍ＝８）と異つた10進カ
ウンタ（Ｍ＝10）にセツトして動作させ、第５図
ａに示す垂直同期信号より20H遅れたパルス幅
2Hの第５図ｅ（Ｍ＝10）に示す出力を得、これを
第４図のインバータ２１で反転して第５図ｆを得
てこのパルス信号を前と同様にシリアル入力信号
として第３図の端子１１に加える。又前と同様に
FF回路１９のＱ出力（第５図ｃ）のG₂信号をク
ロツク信号として第３図の端子１２に、さらに
G₂信号として端子１６に加えFF回路１９の出
力（第５図ｄ）をG₁信号として端子１５に加え
る。そして今端子１１に加えられた2H期間のパ
ルス幅の第５図ｆに示すシリアル入力信号が第５
図ｃに示す周期が2H期間のクロツク信号のパル
スの立ち下がり時に同期して、前に説明した様に
左右切換端子１３、525/625切換え端子１４によ
り選択され、カスケード接続されたFF回路Ｆ１，
Ｆ２…Ｆ６，F′２，Ｆ７，Ｆ８…の順にシフトす
る。そしてＦ１より第５図g₁に示す（T₁＋T₂）
期間のパルス信号が、Ｆ２より第５図g₂に示す
（T₃＋T₄）期間のパルスが得られ、以後順次Ｆ６
より（T₁₁＋T₁₂）期間のパルス、次段のF′２よ
り（T₁₃＋T₁₄）期間のパルス、その次段Ｆ７よ
り（T₁₅＋T₁₆）期間のパルスが得られる。一方5
２５／６２５切換え端子１４は“Ｈ”であるので、イン
バータ回路２４の出力“Ｌ”となり、NAND回
路２５の出力が常に“Ｈ”となる。そして端子１
６のG₂信号はNAND回路２６で反転して₂信号
となり、さらにNAND回路２７で再反転してG₂
信号が得られる。故にG₁信号がNAND回路Ａ１，
Ａ２，Ａ３とＡ７，Ａ８，Ａ９とＡ１３，Ａ１４
…に加わり、またG₂信号がNAND回路のＡ４，
Ａ５，Ａ６とＡ１０，Ａ１１，Ａ１２とＡ１６，
Ａ１７…に加わる。そしてＦ１の出力（第５図
g₁）とG₁信号とがＡ１に加わり、第５図h₁に示
すT₁期間の走査パルス信号が第３図の端子ch₁よ
り得られる。順次同様にしてch₂，ch₃よりT₃，
T₅期間の走査パルス信号が得られる。次に
NAND回路Ａ４にはＦ４の出力（第５図g₄）と
G₂信号（第５図ｃ）とが加わり、第５図i₄に示す
T₈期間の走査パルスが端子ch₄より得られる。次
に順次同様にしてch₅，ch₆よりT₁₀，T₁₂期間の
走査パルスが得られる。そして次にNAND回路
Ａ７にはＦ７の出力の（T₁₅＋T₁₆）期間のパル
ス信号と再びG₁信号とが加わり、T₁₅期間の走査
パルス信号が端子ch₇より得られる。又次に順次
同様にしてch₈，ch₉よりT₁₇，T₁₉期間の走査パ
ルス信号が得られる。以降同様に３ケの走査パル
ス信号出力端子群を１グループとして、グループ
内での隣接したチヤンネル間の出力走査パルスの
期間は2Tであるのが、グループ間では3Tとなる
様に動作する。そして最後にＦ３０の出力は
（T₆₇＋T₆₈）期間のパルスとなり、NAND回路Ａ
３０にG₂信号と共に加わり、偶数のT₆₈期間の走
査パルスが得られる。そしてシリアル信号出力端
子１７には、今NAND回路２３の出力が“Ｌ”
であるので、Ｆ３０の出力パルスがF′１０，Ｄ１
０，Ｃ１０を介して出力され、（T₆₉＋T₇₀）期間
のパルスが得られる。そしてこのシリアル出力信
号は第６図に示す様に次段のＸ電極駆動IC、I₂の
シリアル入力端子１１に加えられる。

次に第４の状態として、走査線625本のテレビ
ジヨン画像を表示する時で、第１図の７に示す様
に第３図のＸ電極駆動ICをパネル１の右側に配
置する時について説明する。この時第３図の左右
切換え端子１３は第６図に示す配線により“Ｌ”
であり、525/625切換え端子１４は第３の状態と
同じく“Ｈ”である。そこでNAND２２の出力
は“Ｌ”、NAND２３の出力は“Ｈ”となる。こ
のため前述の第３の状態とは逆にインバータ回路
Ｅ２，Ｅ４，Ｅ６，Ｅ８，Ｅ１０出力は“Ｌ”と
なり、NAND回路Ｄ２，Ｄ４，Ｄ６，Ｄ８，Ｄ
１０出力は常に“Ｈ”となる。故にFF回路Ｆ６，
Ｆ１２，Ｆ１８，Ｆ２４，Ｆ３０の出力はそれぞ
れNAND回路Ｂ２，Ｂ４，Ｂ６，Ｂ８，Ｂ１０
で反転し、さらにそれぞれNAND回路Ｃ２，Ｃ
４，Ｃ６，Ｃ８，Ｃ１０で反転して、結局それぞ
れＦ６，Ｆ１２，Ｆ１８，Ｆ２４，Ｆ３０の出力
と同じものがそれぞれ次段のＦ７，Ｆ１３，Ｆ１
９，Ｆ２５及びシリアル信号出力端子１７に入力
される。一方今NAND回路２２の出力が“Ｌ”
のため、NAND回路Ｂ１，Ｂ３，Ｂ５，Ｂ７，
Ｂ９の出力は常に“Ｈ”となる。故にFF回路Ｆ
３，Ｆ９，Ｆ１５，Ｆ２１，Ｆ２７の出力はそれ
ぞれFF回路F′１，F′３，F′５，F′７，F′９に加
えられ、これらの出力はそれぞれNAND回路Ｄ
１，Ｄ３，Ｄ５，Ｄ７，Ｄ９で反転し、さらに
NAND回路Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９で再
反転して、F′１，F′３，F′５，F′７，F′９の出力
と同じものがそれぞれ次段のFF回路Ｆ４，Ｆ１
０，Ｆ１６，Ｆ２２，Ｆ２８に加えられ、そして
結局FF回路Ｆ１，Ｆ２，Ｆ３，F′１，Ｆ４，Ｆ
５，…Ｆ９，F′３，Ｆ１０，Ｆ１１…Ｆ１５，
F′５，Ｆ１６，Ｆ１７…Ｆ２１，F′７，Ｆ２２，
Ｆ２３…Ｆ２７，F′９，Ｆ２９，Ｆ３０が順々に
カスケード接続され、シフトレジスタを構成す
る。そしてシリアル入力端子１１、クロツク信号
入力端子１２には第３の状態と同じG₂信号が印
加され、端子１５，１６には第３の状態とは逆に
端子１５にはG₂信号が、端子１６にはG₁信号が
印加される。シリアル入力信号、クロツク信号は
第３の状態の時と同じなので、F₁より第５図g₁に
示す（T₁＋T₂）期間のパルス信号が得られ、以
後順次Ｆ２，Ｆ３，F′１，F′４…より（T₃＋
T₄），（T₅＋T₆），（T₇＋T₈），（T₉＋T₁₀）…期間
のパルスが得られる。一方525/625切換え端子１
４は“Ｈ”であるので、端子１６のG₁信号は
NAND２６，２７を介してNAND回路Ａ４，Ａ
５，Ａ６とＡ１０，Ａ１１，Ａ１２とＡ１６，Ａ
１７，Ａ１８と…に加わる。また端子１５のG₂
信号がＡ１，Ａ２，Ａ３とＡ７，Ａ８，Ａ９とＡ
１３，Ａ１４，Ａ１５と…に加わる。そしてＦ１
の出力（第５図g₁）とG₂信号（第５図ｃ）とが
Ａ１に加わり、第５図i₁に示すT₂期間の走査パル
ス信号が第３図の端子ch₁より得られる。順次同
様にしてch₂，ch₃よりT₄，T₆期間の走査パルス
信号が得られる。次にＦ４の出力の（T₉＋T₁₀）
期間のパルス信と号G₁信号とがＡ４に加わり、
T₉期間の走査パルス信号がch₄より得られる。そ
して順次同様にしてch₅，ch₆よりT₁₁，T₁₃期間
の走査パルス信号が得られる。そして次に
NAND回路Ａ７にはＦ７の出力（T₁₅＋T₁₆）期
間のパルス信号とG₂信号とが加わり、T₁₆期間の
走査パルス信号がch₇より得られる。又順次同様
にしてch₈，ch₉よりT₁₈，T₂₀期間の走査パルス
信号が得られる。以後３ケの走査パルス信号出力
端子群を１グループとして第３の状態の時と同様
に動作する。そして最後にＦ３０の出力は（T₆₉
＋T₇₀）期間のパルスとなり、NAND回路Ｂ１
０，Ｃ１０を介してＦ３０の出力と同じ信号がシ
リアル信号出力端子１７に出力される。そしてこ
のシリアル出力信号は第６図に示す様に次段のＸ
電極駆動IC、I₆のシリアル入力端子１１に加えら
れる。

本発明の第１の実施例である第３図に示すＸ電
極駆動ICを第６図に示す様に配置した時を今考
えてみる。その構成はパネル１の左側に配置した
I₁，I₂，I₃，I₄の左右切換え端子１３を“Ｈ”に、
右側に配置したI₅，I₆，I₇，I₈の端子１３を“Ｌ”
になる様に配線しておく。そして第４図に示すイ
ンバータ２１から得られる第５図ｆのようなシリ
アル入力信号をI₁，I₅の端子１１に共通に印加す
る。又第４図のFF回路１９のＱ出力から得られ
る第５図ｃのようなG₂信号をクロツク信号とし
て、第６図に示すI₁，I₂…I₈のクロツク信号入力
端子１２に共通に印加する様に配線する（図示せ
ず）。さらにI₁，I₂，I₃，I₄のそれぞれの端子１５
とI₅，I₆，I₇，I₈のそれぞれの端子１６とを共通
に配線してG₁信号を印加する。又I₁，I₂，I₃，I₄
のそれぞれの端子１６とI₅，I₆，I₇，I₈のそれぞ
れの端子１５とを共通に配線してG₂信号を印加
する。そして第６図に示すI₁，I₂…I₈の525/625切
換え端子１４を共通に配線して切換えスイツチ２
８により走査線525本のテレビジヨン画像を表示
する時は“Ｌ”側に、走査線625本のテレビジヨ
ン画像を表示する時は“Ｈ”側にする。又切換ス
イツチ２８は第４図のプログラム端子２０に連動
させる。この第６図に示す配置、配線及び制御信
号印加によつて走査線数525本と625本の両方のテ
レビジヨン画像が支障なく表示可能となる。この
走査のタイミングを前記構成で述べたタイミング
をまとめて第７図に示す。第７図は第６図のＸ電
極駆動IC、I₁，I₅について、I₁，I₅の出力端子ch₁
〜ch₃₀それぞれのＸ電極への配線順序と走査線数
525本と625本時の第５図に示すＴを用いてのタイ
ミングとを示したものである。

他のＸ電極駆動IC、I₂，I₃，I₄、I₆，I₇，I₈も順
次同じ様に動作して結局I₄のch₃₀出力はX239に配
線され、走査線数525本の画像を表示する時は
T₂₃₉時に走査パルスが出力され、走査線数625本
時の時はT₂₇₉時に走査パルスが出力される。一方
I₈のch₃₀の出力はX₂₄₀に配線され、走査線数525
本の画像を表示する時はT₂₄₀時に走査パルスが出
力され、走査線数625本時の時はT₂₈₀時に走査パ
ルスが出力される。

以上説明した様に、本発明の第１の実施例であ
る第３図に示すＸ電極駆動ICを第６図に示した
配置にする事により、走査線数625本のテレビジ
ヨン画像を表示する時連続して水平走査が抜ける
とか、左右専用の二品種のＸ電極駆動ICを用い
る事なく、一品種の第３図に示すICだけで駆動
できる。すなわち第６図のスイツチ２８を“Ｌ”
にして走査線数525本の画像をパネルに表示し、
次に走査線数625本の画像をパネルに表示したい
時は、スイツチ２８を“Ｈ”にするだけで良い。
そしてその時の表示画像にはオーバスキヤン、歪
み等の問題は生じない。

次に本発明の第２の実施例として走査線数625
本用に構成され、かつＸ電極数が288本によりな
つているパネルを駆動する走査回路を説明する。
このＸ電極駆動回路の詳細を第８図に示す。第３
図と第８図とを比較し、対応しているものについ
ては同じ番号を付する。一点鎖線内がICである。
第８図のICは第３図と異り、36chの出力がある。
又第８図のICのパネルに対する配置、配線は第
６図と基本的には同じであり、ただ総Ｘ電極数が
288本となつたことと、I₁，I₂…I₈に示すＸ電極駆
動ICの各々の出力が36チヤンネル出力になつて
いることが相違する。シリアル入力端子１１、ク
ロツク信号入力端子１２、左右切換え端子１３、
及び端子１５，１６に加える制御信号は前の時と
全く同じであり、ただ525/625切換え端子１４に
加える信号は前とは逆に走査線数525本を受信す
る時は“Ｈ”、625本を受信する時は“Ｌ”にす
る。

次に前と同じく４つの状態において第８図のＸ
電極駆動ICの動作を説明する。第１の状態とし
て走査線数525本のテレビジヨン画像を表示する
時で、第８図のICをパネル１の左側に配置する
時を考える。この時第１の実施例と同じく、端子
１３は“Ｈ”に端子１４は第１の実施例の第６図
のスイツチ２８で“Ｈ”にする。この時NAND
回路２２は“Ｈ”、NAND回路２４は“Ｌ”とな
る。このためNAND回路Ｂ１，Ｂ３，Ｂ５…Ｂ
１１は常に“Ｈ”、NAND回路Ｄ２，Ｄ４，Ｄ６
…Ｄ１２も常に“Ｈ”となる。そして端子１１の
第５図ｆに示すシリアル入力信号を端子１２の第
５図ｃに示すクロツク信号により順次シフトさせ
るのである。すなわちＦ１の出力は第５図g₁とな
り、Ｆ２，Ｆ３の出力は第５図g₂，g₃となる。そ
してＦ３の出力はＢ１，Ｃ１を介してＦ４に加わ
り、Ｆ４の出力はＦ３と同じ第５図g₃となり、Ｆ
５，Ｆ６の出力は第５図g₄，g₅となる。そしてＦ
６の出力はＢ２，Ｃ２を介してＦ７に加わり、Ｆ
７の出力はg₆となる。そしてＦ８，Ｆ９の出力は
g₇，g₈となり、Ｆ１０の出力はＦ９と同じg₈とな
る。

このように順次シフトしてシリアル信号出力端
子１７にはＦ３５の出力がＤ１２，Ｃ１２を介し
て出力される。一方端子１５，１６の第５図ｄ，
ｃに示すG₁，G₂信号は前の第３の状態と同じく、
G₁信号がNAND回路Ａ１，Ａ２，Ａ３，Ａ７，
Ａ８，Ａ９，Ａ１３…に、G₂信号がＡ４，Ａ５，
Ａ６，Ａ１０，Ａ１１，Ａ１２，Ａ１６…に加わ
る。そしてch₁には、NAND回路Ａ１にＦ１出力
の第５図g₁に示す（T₁＋T₂）期間のパルスと第
５図ｄに示すG₁信号が加わるので、第５図h₁に
示すT₁期間の走査パルス信号が得られ、また
ch₂，ch₃にはT₃，T₅期間の走査パルスが得られ
る。またch₄にはNAND回路Ａ４にＦ４出力の第
５図g₃に示す（T₅＋T₆）期間のパルスと第５図
ｃに示すG₂信号が加わるので、第５図i₃に示す
T₆期間の走査パルスが得られる。以降順次同じ
様にしてch₅，ch₆，ch₇，ch₈…にはT₈，T₁₀，
T₁₁，T₁₃…期間の走査パルスが得られる。そし
てこれら各チヤンネル端子の出力は第６図に示す
様にch₁はX₁、ch₂はX₃、ch₃はX₄…と順次各Ｘ電
極に加えられる。

次に第２の状態として、走査線525本のテレビ
ジヨン画像を表示する時で、第８図のICをパネ
ル１の右側に配置する時を考える。この時、端子
１３を第１の状態とは逆に“Ｌ”にする。端子１
４は前と同じく“Ｈ”である。又端子１５，１６
には第１の状態とは逆に、端子１５にG₂信号、
端子１６にG₁信号が加えられる。そしてNAND
回路Ｄ１，Ｄ３，Ｄ５…Ｄ１１及びＢ２，Ｂ４，
Ｂ６…Ｂ１２の出力は第１の状態とは逆に常に
“Ｈ”となる。故にＦ１，Ｆ２…Ｆ６の出力は第
５図g₁，g₂…g₆に示すパルス信号となり、Ｆ７の
出力はＦ５の出力がＦ７に加わるためＦ６の出力
と同じ第５図g₆となる。そしてch₁の出力には、
NAND回路Ａ１にＦ１の出力の第５図g₁に示す
（T₁＋T₂）期間のパルスと第５図ｃに示すG₂信
号とが加わるので、第５図i₁に示すT₂期間の走査
パルスが得られる。以降ch₂，ch₃にはT₄，T₆期
間の走査パルスが得られ、ch₄には、NAND回路
Ａ４にＦ４の出力の第５図g₄に示す（T₇＋T₈）
期間のパルスと第５図ｄに示すG₁信号とが加わ
るので、T₇期間の走査パルスが得られる。以降
順次同様にしてch₅，ch₆，ch₇，ch₈…にはT₉，
T₁₁，T₁₂，T₁₃…期間の走査パルスが得られる。
そしてこれら各チヤンネル出力は第６図に示す様
に、ch₁はX₂、ch₂はX₄、ch₃はX₆…と順次各Ｘ電
極に加えられる。

次に第３の状態として、走査線数625本のテレ
ビジヨン画像を表示する時で、第８図のICをパ
ネルの左側に配置する時を考える。この時左右の
切換え端子１３は第１の状態と同じく“Ｈ”にな
るように配線されている。そして525/625切換え
端子１４はスイツチ２８で525本時とは逆に“Ｌ”
にする。又端子１５，１６に加えられている信号
は第１の状態時と同じであるため、端子１５に
G₁信号、端子１６にG₂信号が加わる。又端子１
１に加えられるシリアル入力信号は、第１の実施
例の第３図で説明した様に、第４図のプログラマ
ブルカウンタ１８をスイツチ２８を“Ｈ”にして
走査線数625本側にセツトする。この時NAND回
路２２，２３は“Ｈ”となり、NAND回路Ｄ１，
Ｄ２…Ｄ１２が常に“Ｈ”となるため、単純にＦ
１，Ｆ２，Ｆ３，Ｆ４…Ｆ３６がカスケード接続
される。そして又NAND回路２６は“Ｈ”とな
るため、NAND回路２７の出力は端子１５に加
えられたG₁信号となる。故にch₁，ch₂，ch₃，ch₄
…には第５図h₁，h₂，h₃，h₄…に示すT₁，T₃，
T₅，T₇…期間の走査パルスが得られる。

次に第４の状態として、走査線数625本のテレ
ビ画像を表示する時で、第８図のICをパネル１
の右側に配置する時を考える。この時左右切換え
端子１３は第２の状態、同じく“Ｌ”になるよう
配線されており、525/625切換え端子１４は、第
３の状態と同じく、スイツチ２８で525本時とは
逆に“Ｌ”にする。又端子１５，１６に加わえら
れている信号は第２の状態時と同じであるので、
端子１５にG₂信号、端子１６にG₁信号が加わる。
さらに端子１１に加えられるシリアル入力信号は
第３の状態と同じである。この第４の状態の時第
３の状態と同じ動作をするが、第３の状態と異る
のは端子１５にG₂信号が加えられているため、
ch₁，ch₂，ch₃，ch₄…の出力には第５図i₁，i₂，
i₃，i₄…に示すT₂，T₄，T₆，T₈…期間の走査パ
ルスが得られる。

次に第２の実施例である第８図に示すＸ電極駆
動ICを第１の実施例時の第６図に示す配置と同
じ様に配置する。この時第６図に示したものと異
なるのは、前述した様に総Ｘ電極数が288本、Ｘ
電極駆動IC、I₁，I₂…I₈の各々の出力が36チヤン
ネル出力になつていることであり、そして第１の
実施例とは逆にI₁，I₂…I₈の525/625切換え端子１
４を、スイツチ２８で走査線数525本のテレビジ
ヨン画像を表示する時は“Ｈ”側に、走査線数
625本のテレビジヨン画像を表示する時は“Ｌ”
側にする。

以上の配置、配線により走査線625本のテレビ
ジヨン画像を表示する様に構成されたＸ電極数
288本のパネルでも走査線数525本のテレビジヨン
画像をスイツチ一つの切り換えで何の支障もなく
表示可能となる。この時の走査のタイミングを第
１の実施例時の第７図と同様に第９図に示す。

第８図に示す他のＸ電極駆動IC、I₂，I₃，I₄，
I₆，I₇，I₈も順次同じ様に動作して最後にI₄，I₈の
ch36出力はそれぞれX₂₈₇，X₂₈₈に配線され走査線
数625本時はT₂₈₇，T₂₈₈時に走査パルスが出力さ
れ、走査線数525本時にはT₂₄₁，T₂₄₂時の走査パ
ルスが出力される。

このように本発明の第２の実施例である第８図
に示すＸ電極駆動ICにより、走査線数525本のテ
レビ画像を表示する事が、連続した４個のＸ電極
が同時に選択されることなくまた左右専用の二品
種のＸ電極駆動ICを用いることなく、第１の実
施例と同様に可能となる。そしてスイツチ２８の
切換えだけにより走査線数525本と625本両方のテ
レビ画像をアンダースキヤンとか画像の歪み等も
なく表示できる。

以上説明した本発明の回路の効果は次のように
なる。すなわち一つの効果は、Ｘ電極に走査信号
を印加する入力端子を一本おきに左右に振りわけ
てあるパネルを駆動するのに、本発明のＸ電極駆
動ICはパネルの左右どちらかに配置されても良
い構成になつており、例えば左右切換え端子をパ
ネルの左側に駆動ICを配置する時は“Ｈ”に、
逆に右側に配置する時は“Ｌ”にするだけで兼用
出来る効果がある。これによつて左右専用の駆動
ICを作る必要はない。

又第７図、第９図からも明らかな様に、第１の
実施例の走査線数625本と第２の実施例の走査525
本時には走査パルスの順序が１つ飛んだり、１つ
重さなつたりするが、それが全表示画面均等で一
ケ所に集中することなく走査されるため表示画面
の不自然さがない。

本発明の第１の実施例においては、走査線数
525本用に構成されたパネルを走査線数625本のテ
レビジヨン画像をも表示出来るＸ電極駆動ICに
関するものを例にして説明したが、フランス等の
他の異つた走査線数の画像を表示する時も、同様
の考えで、第３図において追加するFF回路F′の
数、位置を変更するだけで良い事は明らかであ
る。又本発明の第２の実施例においても、上記と
同じ事が成り立つのも明らかである。

本発明のさらにもう一つの効果はNAND回路
Ａ１，Ａ２…とG₁信号、G₂信号とによつて、Ｘ
電極に走査信号を印加する入力端子を一本おきに
左右に振りわけてあるパネルを駆動するにあたり
FF回路Ｆ１，Ｆ２…の個数を減らせることが出
来ることである。

【図面の簡単な説明】

第１図は本発明の対象となる、行電極Ｘに走査
信号を印加する入力端子が左右に振りわけて設け
たXYマトリツクスパネルとこのパネルに画像を
表示するに必要な回路を示した図、第２図は本発
明の対象となるパネルを駆動する従来の駆動回路
を説明するための各部の信号波形を示した図、第
３図は本発明の一実施例のＸ電極駆動用ICを示
した図、第４図は第３図のICに加える信号を発
生するための回路を示した図、第５図は第３図、
第４図に示した回路の動作を説明するための各部
の信号波形を示した図、第６図は第３図に示した
駆動用ICを用いてXYマトリツクスパネルに走査
線数の異る画像をスイツチ一つの切り換えで行な
えるようにした構成図、第７図はその時の走査の
タイミングを示した図、第８図は本発明の他の実
施例のＸ電極駆動ICを示した図、第９図は第８
図のＸ電極駆動ICを使用した時の走査タイミン
グを示した図である。 １…XYマトリツクスパネル、１１…シリアル
信号入力端子、１２…クロツク信号入力端子、１
３…左右切換え端子、１４…525/625切換え端子、
１５，１６…第１および第２のゲート信号入力端
子、１７…シリアル信号出力端子、１８…プログ
ラマブルカウンタ、１９…FF、２８…スイツチ、
I₁〜I₈…Ｘ電極駆動IC、Ｆ１〜Ｆ３６、F′〜F′１
０…FF回路、Ａ１〜Ａ３６…NAND回路。

Claims (1)

1. 【特許請求の範囲】 １ 行電極Ｘに走査信号を印加する入力端子が
   XYマトリツクスパネルの左右に振り分けて構成
   された該パネルを駆動する回路において、走査パ
   ルスを順々に発生するためのシフトレジスタを構
   成しかつ前記左右に振分けられた入力端子に配線
   される第１のフリツプフロツプ群と、該第１のフ
   リツプフロツプ群のそれぞれの出力を第１の制御
   信号あるいは第２の制御信号で制御するゲート群
   と、前記第１のフリツプフロツプ群のカスケード
   接続順序を変更する回路を、該第１のフリツプフ
   ロツプ群を前記パネルの左または右に配置するか
   で切り換える第１の切換え端子と、前記パネルに
   表示する画像の走査線数によつて切り換える第２
   の切換え端子とを備えた事を特徴とするマトリツ
   クスパネル駆動回路。 ２ 第１のフロツプフロツプ群をＸ電極に対応し
   たＮ個の第２のフリツプフロツプ列群とＭ個の第
   ３、Ｍ個の第４のフリツプフロツプから構成し、
   ある一定のＡ個の第２のフリツプフロツプごと
   に、１個ずつの第３、第４のフリツプフロツプを
   それぞれ交互に第２のフリツプフロツプの後に配
   置し、第１の切換え端子の制御で第２、第３のフ
   リツプフロツプが配置された順序にカスケード接
   続されて（Ｎ＋Ｍ）段のシフトレジスタを構成す
   るか、または第２、第４のフリツプフロツプが配
   置された順序にカスケード接続されて（Ｎ＋Ｍ）
   段のシフトレジスタ構成するかを選択し、第２の
   切換え端子の制御で前記第１の切換端子の制御に
   関係なく、第２のフリツプフロツプのみが配置さ
   れた順序にカスケード接続されてＮ段のシフトレ
   ジスタを構成することを特徴とする特許請求の範
   囲第１項記載のマトリツクスパネル駆動回路。 ３ 第１のフリツプフロツプ群がそれぞれ前記パ
   ネルのＸ電極に対応しており、該第１のフリツプ
   フロツプ群がＲ個の第５のフリツプフロツプ列群
   とＳ個の第６、Ｓ個の第７のフリツプフロツプか
   らなり、ある一定のＢ個の第５のフリツプフロツ
   プごとに１個ずつの第６、第７のフリツプフロツ
   プをそれぞれ交互に第５のフリツプフロツプの後
   に配置し、第１の切換え端子の制御で第５、第６
   のフリツプフロツプが配置された順序にカスケー
   ド接続されて（Ｒ＋Ｓ）段のシフトレジスタを構
   成するか、または第５、第７のフリツプフロツプ
   が配置された順序にカスケード接続されて（Ｒ＋
   Ｓ）段のシフトレジスタを構成するかを選択し、
   第２の切換え端子の制御で前記第１の切換え端子
   の制御に関係なく、第５のフリツプフロツプのみ
   が配置された順序にカスケード接続されてＲ段の
   シフトレジスタを構成することを特徴とする特許
   請求の範囲第１項記載のマトリツクスパネル駆動
   回路。 ４ 第２の切換え端子の選択に応じて、シフトレ
   ジスタの初段に加わるデータ信号の垂直同期信号
   に対する時間遅れを制御する手段を設けたことを
   特徴とする特許請求の範囲第１項記載のマトリツ
   クスパネル駆動回路。