JPS63137351A - 論理演算機能付ｄｍａｃ装置 - Google Patents
論理演算機能付ｄｍａｃ装置Info
- Publication number
- JPS63137351A JPS63137351A JP61284717A JP28471786A JPS63137351A JP S63137351 A JPS63137351 A JP S63137351A JP 61284717 A JP61284717 A JP 61284717A JP 28471786 A JP28471786 A JP 28471786A JP S63137351 A JPS63137351 A JP S63137351A
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- JP
- Japan
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- register
- logical operation
- transferred
- transfer
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、共通の中央処理装置に制御される複数の記憶
装置（メモリ）間のデータ伝送について、この中央処理
装置を介さず直接メモリ同士で行なう場合（ダイレクト
メモリアクセス）等に使用する論理演算機能付ＤＭＡＣ
装置に関する。
装置（メモリ）間のデータ伝送について、この中央処理
装置を介さず直接メモリ同士で行なう場合（ダイレクト
メモリアクセス）等に使用する論理演算機能付ＤＭＡＣ
装置に関する。
従来の技術
従来この種のＤＭＡＣ（ダイレクトメモリアクセス制御
）装置は、データの内容を変化させないで、メモリとメ
モリ間、または、メモリと入出力装置間のデータ転送間
に使用されていた。
）装置は、データの内容を変化させないで、メモリとメ
モリ間、または、メモリと入出力装置間のデータ転送間
に使用されていた。
発明が解決しようとする問題点
しかしながら、上記従来のＤＭＡＣ装置では、データの
演算が不可能であるため、演算は中央処理装置（ＣＰＵ
）を介して行なっていたので、ＣＰＵに余分の負担をか
けているという問題があった。
演算が不可能であるため、演算は中央処理装置（ＣＰＵ
）を介して行なっていたので、ＣＰＵに余分の負担をか
けているという問題があった。
本発明は上記従来の問題を解決するものであり、ＣＰＵ
に負担をかけず、データの演算をしながらデータ転送の
できる優れた論理演算機能付ＤＭＡＣ装置を提供するこ
とを目的とするものである。
に負担をかけず、データの演算をしながらデータ転送の
できる優れた論理演算機能付ＤＭＡＣ装置を提供するこ
とを目的とするものである。
問題点を解決するための手段
本発明は、上記目的を達成するため、ＤＭＡＣ装置内に
論理演算回路、データレジスタを設け、中央処理装置に
負担をかけずにデータ演算が可能になるよう構成したも
のである。
論理演算回路、データレジスタを設け、中央処理装置に
負担をかけずにデータ演算が可能になるよう構成したも
のである。
作 用
本発明は上記構成により、ＤＭＡＣ装置に演算機能を付
加することとなり、データ演算をしながら、データ転送
ができる、特にＣＰＵバスと、ＤＭＡＣ装置によるデー
タ転送バスを分離した場合に顕著である。
加することとなり、データ演算をしながら、データ転送
ができる、特にＣＰＵバスと、ＤＭＡＣ装置によるデー
タ転送バスを分離した場合に顕著である。
実施例
第１図は本発明の一実施例による論理演算機能付ＤＭＡ
Ｃ装置のブロック図である。第１図において、１１はデ
ータ転送モード設定レジスタであり、演算の種類、ライ
ト、リード等を設定するものである。１２はワードカウ
ントレジスタであり、データ転送数を設定するものであ
る。１３はメモリアドレスレジスタであり、複数設けら
れていて、第２図のデータブロック２１ａ〜２１Ｃによ
りレジスタ１３の数が異なるものである。 １４ａ、１
４ｂはデータレジスタであり、データ転送時データを一
時退避するものである。１５は論理演算回路であり、デ
ータレジスタ間の演算を行なうものである。
Ｃ装置のブロック図である。第１図において、１１はデ
ータ転送モード設定レジスタであり、演算の種類、ライ
ト、リード等を設定するものである。１２はワードカウ
ントレジスタであり、データ転送数を設定するものであ
る。１３はメモリアドレスレジスタであり、複数設けら
れていて、第２図のデータブロック２１ａ〜２１Ｃによ
りレジスタ１３の数が異なるものである。 １４ａ、１
４ｂはデータレジスタであり、データ転送時データを一
時退避するものである。１５は論理演算回路であり、デ
ータレジスタ間の演算を行なうものである。
第２図は本実施例を使用し、論理演算をしながらデータ
転送をする例を示すブロック図である。
転送をする例を示すブロック図である。
第２図だおいて、２１８．２１ｂはソースデータのある
データブロック、２１Ｃはデイストネーションデータを
データのデータブロックである。これらデータブロック
２１２〜２１Ｃはメモリ装置または入出力装置でアリ、
重複していても全く別個でも良い。
データブロック、２１Ｃはデイストネーションデータを
データのデータブロックである。これらデータブロック
２１２〜２１Ｃはメモリ装置または入出力装置でアリ、
重複していても全く別個でも良い。
次に本発明の実施例について説明する。
第１図、第２図において、まずデータは１回目のデータ
転送２２によりデータブロック２１ａからデータレジス
タ１４ａへ転送され、２回目のデータ転送２３によりデ
ータブロック２１ｂからデータレジスタ１４ｂへ転送さ
れ、３回目のデータ転送２４時、両者のデータの論理演
算が実施されてデイストネーションデータをデータのデ
ータブロック２１Ｇに転送される。
転送２２によりデータブロック２１ａからデータレジス
タ１４ａへ転送され、２回目のデータ転送２３によりデ
ータブロック２１ｂからデータレジスタ１４ｂへ転送さ
れ、３回目のデータ転送２４時、両者のデータの論理演
算が実施されてデイストネーションデータをデータのデ
ータブロック２１Ｇに転送される。
第２図では、３サイクルで一単位のデータ転送を行なっ
ている場合について説明をしたが、通常のＤＭＡ転送（
ダイレクトメモリアクセス転送）、すなわちメモリとメ
モリ間、メモリと入出力装置間でも可能である。また、
データレジスタ１４ａ。
ている場合について説明をしたが、通常のＤＭＡ転送（
ダイレクトメモリアクセス転送）、すなわちメモリとメ
モリ間、メモリと入出力装置間でも可能である。また、
データレジスタ１４ａ。
１４ｂに固定データを入力して同一データをデータ転送
できる。この場合は、１サイクルでデータ転送される。
できる。この場合は、１サイクルでデータ転送される。
演算機能には、ＤＲＩ 、ＤＢ２ 、ＤＲＩ 、ＤＢ２
、ノＤＲＩ 、 ＤＨ，２、ＤＲＩ 、 ＤＢ、２
、 ＤＲＩ −１ｉ、ｒ−ＤＢ２ 。
、ノＤＲＩ 、 ＤＨ，２、ＤＲＩ 、 ＤＢ、２
、 ＤＲＩ −１ｉ、ｒ−ＤＢ２ 。
ＤＲＩ ＋ＤＲ２、ＤＲＩ ＋ＤＲ２、ＤＲ，１＋ＤＲ
２、ＤＲＩ ＋■π２． ＤＲｉ＄ＤＲ２，万ＲｔｅＤ
Ｒｚ、ＤＲ［９Ｄπｉが考えられる。
２、ＤＲＩ ＋■π２． ＤＲｉ＄ＤＲ２，万ＲｔｅＤ
Ｒｚ、ＤＲ［９Ｄπｉが考えられる。
ただし、「・」は論理積（ＡＮＤ）、ｒ＋Ｊは論理和（
ＯＲ）、ｒＩＥＩＪは排他的論理和を示している。上記
論理演算の内容により、１サイクルから３サイクルのデ
ータ転送のいずれかを選択する。
ＯＲ）、ｒＩＥＩＪは排他的論理和を示している。上記
論理演算の内容により、１サイクルから３サイクルのデ
ータ転送のいずれかを選択する。
このように、本実施例は、ＣＰＵに負担をかけず、演算
をしながら、データ転送が可能となる。
をしながら、データ転送が可能となる。
特に、ＣＰＵバスとＤＭＡＣによるデータ転送専用バス
を分離することにより、いっそう効果が顕著となる。
を分離することにより、いっそう効果が顕著となる。
発明の効果
本発明は上記実施例より明らかなように、ＤＭＡＣに論
理演算機能を追加したので、論理演算をしながらデータ
転送をすることができるので、ＣＰＵに負担をかけずに
データ転送ができるという効果を有する。
理演算機能を追加したので、論理演算をしながらデータ
転送をすることができるので、ＣＰＵに負担をかけずに
データ転送ができるという効果を有する。
第１図は本発明の一実施例による論理演算機能付ＤＭＡ
Ｃ装置のブロック図、第２図は本実施例を使用し、論理
演算をしながらデータ転送をする例を示すブロック図で
ある。 １１・・・データ転送モード（ＭＳＲ）、 １２・・・
ワードカウントレジスタ（Ｗｅ Ｒ）、１３・・・メモ
リアドレスレジスタ（ＭＡＲ１〜３）、１４ａ、１４ｂ
・＝データレジスタ（ＤＲＩ、２）、１５ ・・・論理
演算回路、２１ａ〜２ＩＣ−データブロック（ＳＬ、Ｓ
２．Ｄ）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔｔ
Ｗ 第２図
Ｃ装置のブロック図、第２図は本実施例を使用し、論理
演算をしながらデータ転送をする例を示すブロック図で
ある。 １１・・・データ転送モード（ＭＳＲ）、 １２・・・
ワードカウントレジスタ（Ｗｅ Ｒ）、１３・・・メモ
リアドレスレジスタ（ＭＡＲ１〜３）、１４ａ、１４ｂ
・＝データレジスタ（ＤＲＩ、２）、１５ ・・・論理
演算回路、２１ａ〜２ＩＣ−データブロック（ＳＬ、Ｓ
２．Ｄ）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔｔ
Ｗ 第２図
Claims (1)
- 演算の種類、記録再生を設定するデータ転送モード設定
レジスタと、データ転送数を設定するワードカウントレ
ジスタと、データ転送時データを一時退避させる複数の
データレジスタと、これらデータレジスタ間の論理演算
を行なう論理演算回路と、この論理演算回路のデータを
バスを介してソースデータおよびデイストネーションデ
ータをデータ転送するデータブロックと、これらデータ
ブロック数に応じてアドレスを記憶するメモリアドレス
レジスタとを備え、上記データ転送モード設定レジスタ
と上記ワードカウントレジスタの制御により上記データ
レジスタおよび論理演算回路を介して上記データブロッ
ク相互のデータ転送を行なうことを特徴とする論理演算
機能付ＤＭＡＣ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284717A JPS63137351A (ja) | 1986-11-28 | 1986-11-28 | 論理演算機能付ｄｍａｃ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284717A JPS63137351A (ja) | 1986-11-28 | 1986-11-28 | 論理演算機能付ｄｍａｃ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137351A true JPS63137351A (ja) | 1988-06-09 |
Family
ID=17682067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284717A Pending JPS63137351A (ja) | 1986-11-28 | 1986-11-28 | 論理演算機能付ｄｍａｃ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4815491B2 (ja) * | 2005-09-29 | 2011-11-16 | アップル インコーポレイテッド | 統合ｄｍａ |
-
1986
- 1986-11-28 JP JP61284717A patent/JPS63137351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4815491B2 (ja) * | 2005-09-29 | 2011-11-16 | アップル インコーポレイテッド | 統合ｄｍａ |
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
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