JPS63140379A - 並列画像処理プロセツサ - Google Patents
並列画像処理プロセツサInfo
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- JPS63140379A JPS63140379A JP26640987A JP26640987A JPS63140379A JP S63140379 A JPS63140379 A JP S63140379A JP 26640987 A JP26640987 A JP 26640987A JP 26640987 A JP26640987 A JP 26640987A JP S63140379 A JPS63140379 A JP S63140379A
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- arithmetic
- image
- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、空間積和演算等の局所近傍画像処理を実行す
る並列画像処理プロセッサに係り、特にＬＳＩ化に適し
たアーキテクチャを有する並列画像処理プロセッサに関
する。
る並列画像処理プロセッサに係り、特にＬＳＩ化に適し
たアーキテクチャを有する並列画像処理プロセッサに関
する。
画像処理プロセッサは、通産省大型プロジェクト「パタ
ーン情報処理システム」 （昭和５５年１０月に研究開
発成果発表論文集が発行されている。）にて開発されて
いるように、画像データを並列処理し高速化を図ろうと
しているものが多い。
ーン情報処理システム」 （昭和５５年１０月に研究開
発成果発表論文集が発行されている。）にて開発されて
いるように、画像データを並列処理し高速化を図ろうと
しているものが多い。
画像データは２次元の広がりをもつため、全ての画像デ
ータを並列処理することは困難である。しかし、ノイズ
除去や輪郭抽出機能を実現する空間積和演算等のように
、近傍の画像データ間の演算が多いため、例えば画像の
ｍ行×ｎ列の局所的なデータを並列処理する例が多い。
ータを並列処理することは困難である。しかし、ノイズ
除去や輪郭抽出機能を実現する空間積和演算等のように
、近傍の画像データ間の演算が多いため、例えば画像の
ｍ行×ｎ列の局所的なデータを並列処理する例が多い。
このような局所並列形画像処理は、前記文献あるいは
木戸出正継−画像処理ハードウエアの動向；情報処理コ
ンピュータビジョン研究会資料８−６（１９８０年９月
）にて総括的に説明されているが、ＣＣＤアナログ処理
形を除いてＬＳＩ化されたものはない。従来のアーキテ
クチャのプロセッサをそのままＬＳＩ化するには、 ■ 集積度 ■ ピン数 の点で困難がある。
ンピュータビジョン研究会資料８−６（１９８０年９月
）にて総括的に説明されているが、ＣＣＤアナログ処理
形を除いてＬＳＩ化されたものはない。従来のアーキテ
クチャのプロセッサをそのままＬＳＩ化するには、 ■ 集積度 ■ ピン数 の点で困難がある。
本発明の目的は、ＬＳＩ化に適したアーキテクチャを有
し、かつ高速処理が可能な並列画像処理プロセッサを提
供するにある。
し、かつ高速処理が可能な並列画像処理プロセッサを提
供するにある。
本発明の特徴は、画像データ供給源からの画像データを
取込み局所並列画像データ処理を行なう並列画像処理プ
ロセッサにおいて、画像データ入力ポートと、入力した
画像にもとづいて画像処理演算を行なう複数個のプロセ
ッサニレメン１−と、前記各プロセッサエレメントの演
算結果と前段のプロセッサエレメントの演算結果を加算
する複数個の第１の演算回路と、前段の基本モジュール
における演算結果データを入力する演算結果データ入力
ポートと、前記演算結果データと最終段の前記第１の演
算回路の演算結果の加算を行なう第２の演算回路と、前
記第２の演算回路の演算結果データを出力する演算結果
データ出力ポートとからなる画像処理プロセッサ基本モ
ジュールを、複数組並列配置した並列画像処理プロセッ
サにある。
取込み局所並列画像データ処理を行なう並列画像処理プ
ロセッサにおいて、画像データ入力ポートと、入力した
画像にもとづいて画像処理演算を行なう複数個のプロセ
ッサニレメン１−と、前記各プロセッサエレメントの演
算結果と前段のプロセッサエレメントの演算結果を加算
する複数個の第１の演算回路と、前段の基本モジュール
における演算結果データを入力する演算結果データ入力
ポートと、前記演算結果データと最終段の前記第１の演
算回路の演算結果の加算を行なう第２の演算回路と、前
記第２の演算回路の演算結果データを出力する演算結果
データ出力ポートとからなる画像処理プロセッサ基本モ
ジュールを、複数組並列配置した並列画像処理プロセッ
サにある。
以下、本発明を図示する実施例を用いて説明する。尚、
第１図〜第８図及び第１１図、第１２図は最近考えられ
ている並列画像処理技術の説明図、第９図及び第１０図
は本発明の一実施例を示す。
第１図〜第８図及び第１１図、第１２図は最近考えられ
ている並列画像処理技術の説明図、第９図及び第１０図
は本発明の一実施例を示す。
第１図は典型的な画像処理システムの構成を示すもので
、画像入力装置として工業用テレビジョンカメラ５２画
像記憶装置として画像メモリ３゜及びこの内容を表示す
るＣＲＴモニタ４が設けられている。画像メモリ３の画
像情報が画像処理プロセッサ２により処理され、この結
果がまた画像メモリ３に格納されたり、あるいはシステ
ム全体を制御する管理プロセッサ１に与えられる。
、画像入力装置として工業用テレビジョンカメラ５２画
像記憶装置として画像メモリ３゜及びこの内容を表示す
るＣＲＴモニタ４が設けられている。画像メモリ３の画
像情報が画像処理プロセッサ２により処理され、この結
果がまた画像メモリ３に格納されたり、あるいはシステ
ム全体を制御する管理プロセッサ１に与えられる。
代表的な画像処理機能として空間積和演算がある。これ
は第２図に示すように、例えば４×４画素の局所画像デ
ータｆｉｌ〜ｆ４ａに対し、定められた荷重Ｗ１’１〜
Ｗ４４を乗算し総和をとるものである。
は第２図に示すように、例えば４×４画素の局所画像デ
ータｆｉｌ〜ｆ４ａに対し、定められた荷重Ｗ１’１〜
Ｗ４４を乗算し総和をとるものである。
これにより
ノイズ除去
輪郭強調
等の画像処理が行える。
このような、例えば４×４画素の局所画像データを処理
する画像処理プロセッサとして、第３図に示すような４
個のプロセッサエレメント（ＰＥ＃１〜＃４）１２をも
つ画像処理プロセッサ基本モジュール１０を４モジユ一
ル組合せた並列画像処理プロセッサ（タイプＩと呼ぶ）
２−■としている。画像メモリ３からは、局所画像デー
タが１列分（第３図ではｆ１４〜ｆ４４）並列に与えら
れ、その演算結果（第３図ではｇ）が画像メモリ３に格
納される。
する画像処理プロセッサとして、第３図に示すような４
個のプロセッサエレメント（ＰＥ＃１〜＃４）１２をも
つ画像処理プロセッサ基本モジュール１０を４モジユ一
ル組合せた並列画像処理プロセッサ（タイプＩと呼ぶ）
２−■としている。画像メモリ３からは、局所画像デー
タが１列分（第３図ではｆ１４〜ｆ４４）並列に与えら
れ、その演算結果（第３図ではｇ）が画像メモリ３に格
納される。
基本モジュール１０は、処理対象の行の画像データを取
込む画像データ入力ポート２４、内部処理結果を出力す
る演算結果データ出方ポート３５をもつ。画像データｆ
Ｌ４が入力されたとき、シフトレジスタ１１を介して１
画素毎隣接した画素ｆ １３． ｆ ｉ２． ｆ ｔｔ
も対応するＰＥ８４〜１に入力される。画素ｆ１ｔは、
空間積和演算のサイズを４×４以上に拡張する場合のた
めに、画像データ出力ポート２５から出力される。ＰＥ
１２には、シフトレジスタ１１からの処理対象の画像デ
ータｆと、荷重記憶メモリ１５からの荷重データＷが与
えられ１乗算が実行される。この結果が４個のＰＥ１２
の結果を加算する演算回路１３により部分和がとられる
。演算結果入力ポート３０から入力される部分和が演算
回路１４により次々と累算され、演算結果出力ポート３
５より次段の基本モジュール１０に出力される。
込む画像データ入力ポート２４、内部処理結果を出力す
る演算結果データ出方ポート３５をもつ。画像データｆ
Ｌ４が入力されたとき、シフトレジスタ１１を介して１
画素毎隣接した画素ｆ １３． ｆ ｉ２． ｆ ｔｔ
も対応するＰＥ８４〜１に入力される。画素ｆ１ｔは、
空間積和演算のサイズを４×４以上に拡張する場合のた
めに、画像データ出力ポート２５から出力される。ＰＥ
１２には、シフトレジスタ１１からの処理対象の画像デ
ータｆと、荷重記憶メモリ１５からの荷重データＷが与
えられ１乗算が実行される。この結果が４個のＰＥ１２
の結果を加算する演算回路１３により部分和がとられる
。演算結果入力ポート３０から入力される部分和が演算
回路１４により次々と累算され、演算結果出力ポート３
５より次段の基本モジュール１０に出力される。
このようにして、基本モジュール１０を４段重ねること
により、最終基本モジュール１．０ Ｄからが出力され
る。
により、最終基本モジュール１．０ Ｄからが出力され
る。
このタイムチャートを第４図に示す。前述した演算が基
本クロック時間Δｔ１内に実行され結果ｇが出力され、
次のΔｔ１では１画素分だけ移動した４×４絵素の入力
画像に対する結果ｇが出力されることになる。したがっ
て、次々と入力される画像データに対する全ての４×４
絵素の空間積和演算結果が次々と出力される。
本クロック時間Δｔ１内に実行され結果ｇが出力され、
次のΔｔ１では１画素分だけ移動した４×４絵素の入力
画像に対する結果ｇが出力されることになる。したがっ
て、次々と入力される画像データに対する全ての４×４
絵素の空間積和演算結果が次々と出力される。
第５図の実施例は、前述の実施例のタイプ１画像処理プ
ロセッサ２−Ｉの基本クロック時間Δｔ１を、パイプラ
イン処理により短縮化した構成を示すものである。これ
をタイプＩのパイプラインバージョンの並列画像処理プ
ロセッサ２−ＩＰと呼ぶ。即ち、タイプ■では基本クロ
ック時間Δｔ１は ■ 画像データＬ、ａのシフトレジスター１への入力処
理 ■ プロセッサエレメント１２による積和荷重Ｗ５２、
と画像ｆ＋、ａとの乗算処理 ■ 演算回路１３による部分和処理 ■ 演算回路１４による部分和累算処理の全ての処理時
間の和以上である必要があった。
ロセッサ２−Ｉの基本クロック時間Δｔ１を、パイプラ
イン処理により短縮化した構成を示すものである。これ
をタイプＩのパイプラインバージョンの並列画像処理プ
ロセッサ２−ＩＰと呼ぶ。即ち、タイプ■では基本クロ
ック時間Δｔ１は ■ 画像データＬ、ａのシフトレジスター１への入力処
理 ■ プロセッサエレメント１２による積和荷重Ｗ５２、
と画像ｆ＋、ａとの乗算処理 ■ 演算回路１３による部分和処理 ■ 演算回路１４による部分和累算処理の全ての処理時
間の和以上である必要があった。
これに対して、例えば第５図の例のように、■と■、■
と■、及び■と■の間にパイプラインレジスター６を介
在させることにより、その基本クロツク時間Δｔ２を■
〜■の処理時間のうちの最大のもの（全ての和でない）
まで小さくすることが可能になる。このタイムチャート
を第６図に示す。
と■、及び■と■の間にパイプラインレジスター６を介
在させることにより、その基本クロツク時間Δｔ２を■
〜■の処理時間のうちの最大のもの（全ての和でない）
まで小さくすることが可能になる。このタイムチャート
を第６図に示す。
時刻１で処理■、２で■、３で■、４で■が実行される
。時刻２では次の入力画像に対する処理■。
。時刻２では次の入力画像に対する処理■。
３で■、４で■、５で■が実行され、次々と各構成要素
をパイプライン的に動作させその処理速度を向上するこ
とができる。
をパイプライン的に動作させその処理速度を向上するこ
とができる。
第７図の実施例は、前述の並列画像処理プロセッサ２−
ＩＰの基本クロックΔｔ２を更に短縮化しうる構成を示
したもので、タイプ■のパイプラインースキューパージ
ョンの並列画像処理プロセッサ２−ＩＰＳと呼ぶ。第５
図のＩＰタイプでの基本クロック時間Δｔ２は、処理■
の部分和累積時間により制約される可能性が強い。とい
うのは基本モジュール１０をｎ段にした場合、Δｔ２は
演算回路１４での処理時間と演算結果３０．３５の入出
力時間との和のｎ倍の時間が必要になるからである。特
に基本モジュール１０をＬＳＩ化した場合は入出力遅延
時間は無視できない。このため、第５図のタイプＩＰに
更に部分和の累積のパスにパイプラインレジスタ１６を
入れ、基本モジュールｌ０Ａ−Ｄ間での演算もパイプラ
イン処理するようにしたもので、前述のΔｔ ２’の時
間規制を１ ／ ｎにしている。この第７図のＩＰＳタ
イプでは、第８図のタイムチャートで示すように、同時
刻３で各基本モジュールｌ０Ａ−Ｄの部分和が算出され
累積の部分でのタイミングが合わなくなる。第７図のＩ
ＰＳでは、このタイミング合せのための可変段数スキュ
ー補正用シフトレジスタ１７を画像データ入力ポート２
４に直後に設置している。各基本モジュールＩＯＡ〜Ｄ
の累積パスでのパイプライン段数は１段であるため、可
変段数スキュー補正用シフトレジスタ１７の段数は、基
本モジュールＩＯＡ・・・・・・・・・０段Ｂ・・・・
・・・・・１段 Ｃ・・・・・・・・・２段 Ｄ・・・・・・・・・３段 に設定される。このようにして第８図のタイムチャート
における不整合（・・・部）が補正され、連続したΔｔ
３時間でのパイプライン動作が可能となる。
ＩＰの基本クロックΔｔ２を更に短縮化しうる構成を示
したもので、タイプ■のパイプラインースキューパージ
ョンの並列画像処理プロセッサ２−ＩＰＳと呼ぶ。第５
図のＩＰタイプでの基本クロック時間Δｔ２は、処理■
の部分和累積時間により制約される可能性が強い。とい
うのは基本モジュール１０をｎ段にした場合、Δｔ２は
演算回路１４での処理時間と演算結果３０．３５の入出
力時間との和のｎ倍の時間が必要になるからである。特
に基本モジュール１０をＬＳＩ化した場合は入出力遅延
時間は無視できない。このため、第５図のタイプＩＰに
更に部分和の累積のパスにパイプラインレジスタ１６を
入れ、基本モジュールｌ０Ａ−Ｄ間での演算もパイプラ
イン処理するようにしたもので、前述のΔｔ ２’の時
間規制を１ ／ ｎにしている。この第７図のＩＰＳタ
イプでは、第８図のタイムチャートで示すように、同時
刻３で各基本モジュールｌ０Ａ−Ｄの部分和が算出され
累積の部分でのタイミングが合わなくなる。第７図のＩ
ＰＳでは、このタイミング合せのための可変段数スキュ
ー補正用シフトレジスタ１７を画像データ入力ポート２
４に直後に設置している。各基本モジュールＩＯＡ〜Ｄ
の累積パスでのパイプライン段数は１段であるため、可
変段数スキュー補正用シフトレジスタ１７の段数は、基
本モジュールＩＯＡ・・・・・・・・・０段Ｂ・・・・
・・・・・１段 Ｃ・・・・・・・・・２段 Ｄ・・・・・・・・・３段 に設定される。このようにして第８図のタイムチャート
における不整合（・・・部）が補正され、連続したΔｔ
３時間でのパイプライン動作が可能となる。
なお、容易にわかるように、スキュレジスタ１７は、部
分和を求める演算回路１３の直後に設置しても、あるい
は各ＰＥ１２の直前、直後に設置しても同様にタイミン
グの不整合は解決される。
分和を求める演算回路１３の直後に設置しても、あるい
は各ＰＥ１２の直前、直後に設置しても同様にタイミン
グの不整合は解決される。
第９図は、本発明による並列画像処理プロセッサの一実
施例を示す。前述までのタイプ■の構成では、画像デー
タ入力をシフトレジスタ１１を介して各ＰＥ１２＃１〜
４に隣接する絵素を分配していた。これに対し本実施例
では、入力画像データは各ＰＥ１２＃１〜４に共通に与
え、この乗算結果を演算回路１８．レジスタ１９を介し
て累算して部分和Σ１を出力するようにしている。この
動作を第１０図のタイムチャートを参照して説明する。
施例を示す。前述までのタイプ■の構成では、画像デー
タ入力をシフトレジスタ１１を介して各ＰＥ１２＃１〜
４に隣接する絵素を分配していた。これに対し本実施例
では、入力画像データは各ＰＥ１２＃１〜４に共通に与
え、この乗算結果を演算回路１８．レジスタ１９を介し
て累算して部分和Σ１を出力するようにしている。この
動作を第１０図のタイムチャートを参照して説明する。
時刻１で画像データ入力ポート２０より画像ｆ１ｔが入
力され、ＰＥｊ２＃１にて荷重記憶メモリ１５から読み
出された荷重Ｗｌｌとの積ｆ１１＊Ｗ１１がレジスタ１
９＃２にセットされる。
力され、ＰＥｊ２＃１にて荷重記憶メモリ１５から読み
出された荷重Ｗｌｌとの積ｆ１１＊Ｗ１１がレジスタ１
９＃２にセットされる。
時刻２で画像データｆ１２が入力され、Ｐ Ｅ １２’
＃２にて荷重Ｗ１２との積ｆＬ２＊Ｗ１２がとられ、こ
れとレジスタ１９＃２の値ｆ１ｚ＊ｗｚ工との和ｆｘｚ
＊ｗ１ｔ＋ｆ１２＊Ｗ１２が演算回路１８でとられ、レ
ジスタ１９＃３にセットされる。
＃２にて荷重Ｗ１２との積ｆＬ２＊Ｗ１２がとられ、こ
れとレジスタ１９＃２の値ｆ１ｚ＊ｗｚ工との和ｆｘｚ
＊ｗ１ｔ＋ｆ１２＊Ｗ１２が演算回路１８でとられ、レ
ジスタ１９＃３にセットされる。
時刻３で画像データｆ１ｇが入力され、ＰＥ１２＃３に
て荷重Ｗｉ１１との積ｆ ｓｓ＊ ｗｔａがとられ、こ
れとレジスタ１９＃３の値ｆ ｌｌ’ｌ ｗｉｔ＋ ｆ
ｘｚ＊Ｗ１２との和ｆ 工１＊ ｗｔｔ＋ ｆ １２
＊ Ｗ１２＋ ｆ １ｓｋ ｗｔａが演算回路１８でと
られ、レジスタ１９＃４にセットされる。
て荷重Ｗｉ１１との積ｆ ｓｓ＊ ｗｔａがとられ、こ
れとレジスタ１９＃３の値ｆ ｌｌ’ｌ ｗｉｔ＋ ｆ
ｘｚ＊Ｗ１２との和ｆ 工１＊ ｗｔｔ＋ ｆ １２
＊ Ｗ１２＋ ｆ １ｓｋ ｗｔａが演算回路１８でと
られ、レジスタ１９＃４にセットされる。
時刻４で画像データｆｚａが入力され、ＰＥ１２＃４に
て荷重Ｗ１４との積ｆ１４＊Ｗ１４がとられ、これとレ
ジスタ１９＃４の値ｆ １１ ＊ Ｗ１１＋ ｆ ｉ２
＊Ｗ １２＋ ｆ １３ ’ｋ Ｗ １３との和ΣＬ＝
ｆ １１ ＊ Ｗ ＩＬ＋ 〜＋ ｆ １４ ＊ Ｗ
１４が演算回路１８でとられる。この部分和Σ、が各基
本モジュールｌ０Ａ−Ｄの演算回路１４で累積され、最
終段から が出力される。
て荷重Ｗ１４との積ｆ１４＊Ｗ１４がとられ、これとレ
ジスタ１９＃４の値ｆ １１ ＊ Ｗ１１＋ ｆ ｉ２
＊Ｗ １２＋ ｆ １３ ’ｋ Ｗ １３との和ΣＬ＝
ｆ １１ ＊ Ｗ ＩＬ＋ 〜＋ ｆ １４ ＊ Ｗ
１４が演算回路１８でとられる。この部分和Σ、が各基
本モジュールｌ０Ａ−Ｄの演算回路１４で累積され、最
終段から が出力される。
以下、各基本クロック時間Δｔ４間隔で空間積和演算結
果ｇが出力される。
果ｇが出力される。
このタイプ■の並列画像処理プロセッサ２−ｎにも、タ
イプＩと同様に、タイプ■Ｐ及びＩＩＰＳが考えられ、
基本クロック時間Δｔ４を小さくすることが可能である
。これらは容易に類推できるのでここでは省略する。
イプＩと同様に、タイプ■Ｐ及びＩＩＰＳが考えられ、
基本クロック時間Δｔ４を小さくすることが可能である
。これらは容易に類推できるのでここでは省略する。
第１１図に、更に処理形態が異なる他の実施例を示す。
前述までの各ＰＥ１２に独立に積和荷重（メモリ）１５
を与えていた方式に対し、第１１図の構成では全ＰＥ１
２共通に積和荷重（メモリ）１５を与える方式でありタ
イプ■の並列画像処理プロセッサ２−ｍと呼ぶ。この動
作を第１２図のタイムチャートを参照して説明する。
を与えていた方式に対し、第１１図の構成では全ＰＥ１
２共通に積和荷重（メモリ）１５を与える方式でありタ
イプ■の並列画像処理プロセッサ２−ｍと呼ぶ。この動
作を第１２図のタイムチャートを参照して説明する。
まず時刻１で既に画像データ入力ポート２０より画像ｆ
１４が入力されているとする。このときシフトレジスタ
１１を介してＰＥ１２＃１〜＃４にはそれぞれｆｌｚ、
ｆｉｚ、ｆｚａ、 ｆｚ４が与えられている。そして
荷重記憶メモリ１５から荷重Ｗｌｉが読み出され、それ
ぞれの入力画像との積がとられる。演算回路２０では、
時刻１のはじめに保持している値が１１０”クリアされ
、前述のｆｌｌ””ｆ１４とＷｌｌとの積がそれぞれ保
持される。
１４が入力されているとする。このときシフトレジスタ
１１を介してＰＥ１２＃１〜＃４にはそれぞれｆｌｚ、
ｆｉｚ、ｆｚａ、 ｆｚ４が与えられている。そして
荷重記憶メモリ１５から荷重Ｗｌｉが読み出され、それ
ぞれの入力画像との積がとられる。演算回路２０では、
時刻１のはじめに保持している値が１１０”クリアされ
、前述のｆｌｌ””ｆ１４とＷｌｌとの積がそれぞれ保
持される。
時刻２では画像ｆｚ５が入力され、ＰＥ１２＃１〜＃４
にはそれぞれｆｚ２〜工５が与えられ、次の荷重ｗｔ２
との積がとられる。この後演算回路２０で以前の値との
累積処理が行われる。例えば＃１ではｆ １１ ＊ ｗ
ｔｚ＋ ｆ １２ ＊ ｗｔｘ、＃２ではｆｘ２１’ｗ
ｘｔ＋ｆｔ３＊ｗｘ２が結果として保持される。
にはそれぞれｆｚ２〜工５が与えられ、次の荷重ｗｔ２
との積がとられる。この後演算回路２０で以前の値との
累積処理が行われる。例えば＃１ではｆ １１ ＊ ｗ
ｔｚ＋ ｆ １２ ＊ ｗｔｘ、＃２ではｆｘ２１’ｗ
ｘｔ＋ｆｔ３＊ｗｘ２が結果として保持される。
時刻３，４でも同上の処理が実行され、演算回路２０＃
１〜＃４には ＃１：ΣＬ＝” ｆ １１” ｗｚｔ＋ ｆ １２’ｓ
Ｗ１２＋ ｆ ｘ３＊ Ｗ１８＋ ｆ １４ ＊ ｗ
ｚａ＃２・Σｘｘ＝ ｆ １２＊ Ｗ１１＋ ｆ １ｇ
” ｗ工２＋ ｆ １４” ｗｔｌｌ＋ｆ ｌｓ＊ｗｔ
ａ＃３：Σ圭ｓ＝ ｆ １３” ｗｔｔ＋ ｆ １＋＊
ｗ１ｚ＋ ｆ １５Ｊ ｗｔ３＋ ｆ １８＊Ｗ１４
＃４：Σｊ４＝＝ ｆ １４＋ｗｔｔ十ｆ ｔ５＊ Ｗ
１２＋ ｆ １８牢Ｗｌｌ＋ ｆ １７＊ ｗ１４とそ
れぞれの第１部分和が得られ、これが時刻Δの終りでシ
フトレジスタ２１にセットされる。
１〜＃４には ＃１：ΣＬ＝” ｆ １１” ｗｚｔ＋ ｆ １２’ｓ
Ｗ１２＋ ｆ ｘ３＊ Ｗ１８＋ ｆ １４ ＊ ｗ
ｚａ＃２・Σｘｘ＝ ｆ １２＊ Ｗ１１＋ ｆ １ｇ
” ｗ工２＋ ｆ １４” ｗｔｌｌ＋ｆ ｌｓ＊ｗｔ
ａ＃３：Σ圭ｓ＝ ｆ １３” ｗｔｔ＋ ｆ １＋＊
ｗ１ｚ＋ ｆ １５Ｊ ｗｔ３＋ ｆ １８＊Ｗ１４
＃４：Σｊ４＝＝ ｆ １４＋ｗｔｔ十ｆ ｔ５＊ Ｗ
１２＋ ｆ １８牢Ｗｌｌ＋ ｆ １７＊ ｗ１４とそ
れぞれの第１部分和が得られ、これが時刻Δの終りでシ
フトレジスタ２１にセットされる。
時刻５〜８では、各基本モジュールｌ０Ａ−Ｄのシフト
レジスタ２１から、Σ）工〜Σ１１．Σ）２〜Σ１２．
Σ）３〜Σ１８．Σ）４〜Σ１４が演算回路１４により
順次累積され、結果ｇ１１〜ｇ１４を出力する。
レジスタ２１から、Σ）工〜Σ１１．Σ）２〜Σ１２．
Σ）３〜Σ１８．Σ）４〜Σ１４が演算回路１４により
順次累積され、結果ｇ１１〜ｇ１４を出力する。
と同時に、ＰＥＡＬでは画像データｆｘ５〜ｆｔｇ、Ｐ
Ｅ＃２ではｆ１６〜ｆｔｓ、ＰＥ＃３ではｆ１ｒ〜ｆｚ
ｏ、ＰＥ＃４ではｆ １８〜Ｌｚｘに対して時刻１〜４
と同様の処理が実行され、部分和Σ１５．Σ′Ｘ６゜Σ
１フ、Σ１８を求め、時刻９〜１２にてこれらが累積さ
れ結果ｇ１Ｒ〜ｇ１ｇが得られる。このようにして連続
して空間積和演算結果が出力される。
Ｅ＃２ではｆ１６〜ｆｔｓ、ＰＥ＃３ではｆ１ｒ〜ｆｚ
ｏ、ＰＥ＃４ではｆ １８〜Ｌｚｘに対して時刻１〜４
と同様の処理が実行され、部分和Σ１５．Σ′Ｘ６゜Σ
１フ、Σ１８を求め、時刻９〜１２にてこれらが累積さ
れ結果ｇ１Ｒ〜ｇ１ｇが得られる。このようにして連続
して空間積和演算結果が出力される。
このタイプ■の並列画像処理プロセッサ２−Ｈにも、タ
イプ■と同様に、タイプｍＰ及び■ＰＳが考えられ、基
本クロック時間Δｔ５を小さくすることが可能である。
イプ■と同様に、タイプｍＰ及び■ＰＳが考えられ、基
本クロック時間Δｔ５を小さくすることが可能である。
さて、前述のタイプ１〜■までの実施例では、基本モジ
ュール１０間の演算は、部分和演算回路１４を直列接続
する形とし、この回路１４も基本モジュール内に含めて
いた。しかしＬＳＩ化のためにピン数が問題となる場合
には、例えば第３図の点線部のみ基本モジュールとし、
モジュール間演算は外部で並列に行うことも可能である
。
ュール１０間の演算は、部分和演算回路１４を直列接続
する形とし、この回路１４も基本モジュール内に含めて
いた。しかしＬＳＩ化のためにピン数が問題となる場合
には、例えば第３図の点線部のみ基本モジュールとし、
モジュール間演算は外部で並列に行うことも可能である
。
本発明によれば、局所並列画像プロセッサを少ない入出
力ポートでかつ規則的な配列のモジュールに分割できる
ため、ＬＳＩ化に適したアーキテクチャとすることがで
きる。
力ポートでかつ規則的な配列のモジュールに分割できる
ため、ＬＳＩ化に適したアーキテクチャとすることがで
きる。
第１図は画像処理システムの構成を示す図、第２図は局
所並列処理の例を説明する図、第３，５゜７．９．１１
図は本発明の並列画像処理プロセッサの構成を示すブロ
ック図、第４．６，８，１０゜１２図は並列画像処理プ
ロセッサのタイムチャートを示す図である。 ２・・・並列画像処理プロセッサ、３・・・画像メモリ
、１０・・・画像処理プロセッサ基本モジュール、１１
・・・入力画像シフトレジスタ、１２・・・プロセッサ
エレメント、１３・・・部分和演算回路、１４・・・部
分和累算演算回路、１５・・・荷重記憶メモリ、１６・
・・パイブラインレジスタ、１７・・・（可変段数）ス
キュー補正シフトレジスタ、１８・・・伝播・累積演算
回路、１９・・・伝播レジスタ、２０・・・累積演算回
路、２１・・・部分和出力シフトレジスタ、２４・・・
画像データ入力ポート、２５・・・画像データ出力ポー
ト、３０・・・演算結果データ入力ポート、３５・・・
演算結果データ出力ポート。
所並列処理の例を説明する図、第３，５゜７．９．１１
図は本発明の並列画像処理プロセッサの構成を示すブロ
ック図、第４．６，８，１０゜１２図は並列画像処理プ
ロセッサのタイムチャートを示す図である。 ２・・・並列画像処理プロセッサ、３・・・画像メモリ
、１０・・・画像処理プロセッサ基本モジュール、１１
・・・入力画像シフトレジスタ、１２・・・プロセッサ
エレメント、１３・・・部分和演算回路、１４・・・部
分和累算演算回路、１５・・・荷重記憶メモリ、１６・
・・パイブラインレジスタ、１７・・・（可変段数）ス
キュー補正シフトレジスタ、１８・・・伝播・累積演算
回路、１９・・・伝播レジスタ、２０・・・累積演算回
路、２１・・・部分和出力シフトレジスタ、２４・・・
画像データ入力ポート、２５・・・画像データ出力ポー
ト、３０・・・演算結果データ入力ポート、３５・・・
演算結果データ出力ポート。
Claims (1)
- １、画像データ供給源からの画像データを取込み局所並
列画像データ処理を行なう並列画像処理プロセッサにお
いて、画像データ入力ポートと、該入力した画像にもと
づいて画像処理演算を行なう複数個のプロセッサエレメ
ントと、前記各プロセッサエレメントの演算結果と前段
のプロセッサエレメントの演算結果を加算する複数個の
第１の演算回路と、前段の基本モジュールにおける演算
結果データを入力する演算結果データ入力ポートと、前
記演算結果データと最終段の前記第１の演算回路の演算
結果の加算を行なう第２の演算回路と、前記第２の演算
回路の演算結果データを出力する演算結果データ出力ポ
ートとからなる画像処理プロセッサ基本モジュールを、
複数組並列配置したことを特徴とする並列画像処理プロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26640987A JPS63140379A (ja) | 1987-10-23 | 1987-10-23 | 並列画像処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26640987A JPS63140379A (ja) | 1987-10-23 | 1987-10-23 | 並列画像処理プロセツサ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232682A Division JPS58181171A (ja) | 1982-04-16 | 1982-04-16 | 並列画像処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63140379A true JPS63140379A (ja) | 1988-06-11 |
Family
ID=17430533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26640987A Pending JPS63140379A (ja) | 1987-10-23 | 1987-10-23 | 並列画像処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63140379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247779A (ja) * | 1988-08-09 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像処理プロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744570A (en) * | 1980-08-29 | 1982-03-13 | Komatsu Ltd | Steering apparatus of motor scraper |
-
1987
- 1987-10-23 JP JP26640987A patent/JPS63140379A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744570A (en) * | 1980-08-29 | 1982-03-13 | Komatsu Ltd | Steering apparatus of motor scraper |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247779A (ja) * | 1988-08-09 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像処理プロセッサ |
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