JPH0451873B2 - - Google Patents
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- Publication number
- JPH0451873B2 JPH0451873B2 JP62050050A JP5005087A JPH0451873B2 JP H0451873 B2 JPH0451873 B2 JP H0451873B2 JP 62050050 A JP62050050 A JP 62050050A JP 5005087 A JP5005087 A JP 5005087A JP H0451873 B2 JPH0451873 B2 JP H0451873B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- processor
- image processing
- parallel
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Image Processing (AREA)
Description
【発明の詳細な説明】
本発明は空間積和演算等の局所近傍画像処理を
実行する並列画像処理プロセツサを用いた画像処
理装置に関する。
実行する並列画像処理プロセツサを用いた画像処
理装置に関する。
画像処理プロセツサは通産省大型プロジエクト
の一つであるパターン情報処理システム（昭和55
年10月に研究開発成果発表論文集が発行されてい
る）にて開発されているように、画像データを並
列処理し高速化を図ろうとしているものが多い。
しかし、画像データは２次限の広がりを特つた
め、全ての画像データを並列処理することは困難
である。そこで、ノイズ除去や輪郭抽出機能を表
現する空間積和演算等のような近傍の画像データ
間の演算に対して、例えば画像のｍ行×ｎ列の局
所的なデータを並列処理することが多い。このよ
うな局所並列型画像処理は、前記文献あるいは、
木戸出正継著の画像処理ハードウエアの動向（情
報処理コンピユータビジヨン研究会資料86、1980
年９月）にて総括的に説明されているが、CCD
アナログ処理系を除いてLSI化されたものはな
い。これは、従来のアーキテクチヤのプロセツサ
をそのままLSI化するには、集積度及びピン数の
点で困難があるためである。プロセツサをLSI化
することによつて、それを用いた画列画像処理装
置は、小型化をはかることができる。
の一つであるパターン情報処理システム（昭和55
年10月に研究開発成果発表論文集が発行されてい
る）にて開発されているように、画像データを並
列処理し高速化を図ろうとしているものが多い。
しかし、画像データは２次限の広がりを特つた
め、全ての画像データを並列処理することは困難
である。そこで、ノイズ除去や輪郭抽出機能を表
現する空間積和演算等のような近傍の画像データ
間の演算に対して、例えば画像のｍ行×ｎ列の局
所的なデータを並列処理することが多い。このよ
うな局所並列型画像処理は、前記文献あるいは、
木戸出正継著の画像処理ハードウエアの動向（情
報処理コンピユータビジヨン研究会資料86、1980
年９月）にて総括的に説明されているが、CCD
アナログ処理系を除いてLSI化されたものはな
い。これは、従来のアーキテクチヤのプロセツサ
をそのままLSI化するには、集積度及びピン数の
点で困難があるためである。プロセツサをLSI化
することによつて、それを用いた画列画像処理装
置は、小型化をはかることができる。
本発明の目的は、LSI化に適したアーキテクチ
ヤを有する並列画像処理プロセツサを用いた並列
画像処理装置を提供することにある。
ヤを有する並列画像処理プロセツサを用いた並列
画像処理装置を提供することにある。
本発明の特徴は、外部から画像データを入力す
る画像入力装置と、前記画像入力装置からの画像
データを記憶する画像メモリと、前記画像メモリ
の内容を表示する画像表示装置と、前記画像メモ
リからの画像データを入力する少なくとも１つの
画像データ入力ポートと、ｎ個の画像データ演算
用のプロセツサエレメントと、これらのプロセツ
サエレメントの演算結果を加算する演算回路と、
前記演算回路の演算結果を出力する出力ポートと
を有する基本モジユールを、ｍ個並列に設置して
成る並列画像処理プロセツサと、前記画像メモリ
および前記並列画像処理プロセツサに接続されこ
れらを制御する管理プロセツサとからなる画像処
理装置にある。
る画像入力装置と、前記画像入力装置からの画像
データを記憶する画像メモリと、前記画像メモリ
の内容を表示する画像表示装置と、前記画像メモ
リからの画像データを入力する少なくとも１つの
画像データ入力ポートと、ｎ個の画像データ演算
用のプロセツサエレメントと、これらのプロセツ
サエレメントの演算結果を加算する演算回路と、
前記演算回路の演算結果を出力する出力ポートと
を有する基本モジユールを、ｍ個並列に設置して
成る並列画像処理プロセツサと、前記画像メモリ
および前記並列画像処理プロセツサに接続されこ
れらを制御する管理プロセツサとからなる画像処
理装置にある。
以下本発明の一実施例を第１図乃至第４図に従
つて説明する。
つて説明する。
第１図は本発明の並列画像処理プロセツサの一
実施例を備えた典型的な画像処理システムの一例
を示すものである。並列画像処理プロセツサ１は
データバスによつて画像メモリ２に接続され、こ
の画像メモリ２には、画像入力装置としてITV
カメラ３が接続され、また、画像メモリ２の内容
を表示する画像表示装置としてのCRTモニタ４
が接続されている。更に、並列画像処理プロセツ
サ１と、画像メモリ２は管理プロセツサ５にデー
タバスにより接続されている。画像メモリ２の画
像情報は並列画像処理プロセツサ１により処理さ
れ、この結果がまた画像メモリ２に格納された
り、あるいはシステム全体を制御する管理プロセ
ツサ５に与えられる。
実施例を備えた典型的な画像処理システムの一例
を示すものである。並列画像処理プロセツサ１は
データバスによつて画像メモリ２に接続され、こ
の画像メモリ２には、画像入力装置としてITV
カメラ３が接続され、また、画像メモリ２の内容
を表示する画像表示装置としてのCRTモニタ４
が接続されている。更に、並列画像処理プロセツ
サ１と、画像メモリ２は管理プロセツサ５にデー
タバスにより接続されている。画像メモリ２の画
像情報は並列画像処理プロセツサ１により処理さ
れ、この結果がまた画像メモリ２に格納された
り、あるいはシステム全体を制御する管理プロセ
ツサ５に与えられる。
並列画像処理プロセツサ１には、代表的な画像
処理機能として空間積和演算がある。第２図はこ
の局所並列処理の例を示すものである。入力画像
６の画素fijと積和荷重７のwijが並列画像処理プ
ロセツサ１に入力され、ここでの演算結果ｇが出
力画像８に出力される。例えば４×４画素の局所
画像データf11〜f44に対し、定められた荷重w11〜
w44を乗算し総和をとることにより、ノイズ除
去、輪郭強調等の画像処理を行なうものである。
処理機能として空間積和演算がある。第２図はこ
の局所並列処理の例を示すものである。入力画像
６の画素fijと積和荷重７のwijが並列画像処理プ
ロセツサ１に入力され、ここでの演算結果ｇが出
力画像８に出力される。例えば４×４画素の局所
画像データf11〜f44に対し、定められた荷重w11〜
w44を乗算し総和をとることにより、ノイズ除
去、輪郭強調等の画像処理を行なうものである。
第３図は本発明の並列画像処理システムに適用
される並列画像処理プロセツサの一実施例を示す
構成図である。
される並列画像処理プロセツサの一実施例を示す
構成図である。
これは、４×４画素の局所画像データを処理す
る画像処理プロセツサの例であり、４個の画像処
理プロセツサ基本モジユール９Ａ〜９Ｄから構成
されている。基本モジユール９Ａは、４個のシフ
トレジスタ１０を有し、これらシフトレジスタ１
０を介した画像データが４個のプロセツサエレメ
ント１１（PE＃１〜PE＃４）に入力される。こ
れら４個のプロセツサエレメント１１には荷重記
憶メモリ１２から荷重データw11〜w14が与えら
れ、出力は演算回路１３に入力される。この演算
回路１３の出力は演算回路１４に入力され、この
演算回路１４の出力はデータ出力ポート１５から
出力される。なお、演算回路１４には前段の演算
結果データが演算結果入力ポート１６を介して入
力される。更に、シフトレジスタ１０に入力され
る入力画像データf14は画像データ入力ポート１
７を介して取込まれ、またシフトレジスタ１０を
介した画像データは画像データ出力ポート１８か
ら出力される。
る画像処理プロセツサの例であり、４個の画像処
理プロセツサ基本モジユール９Ａ〜９Ｄから構成
されている。基本モジユール９Ａは、４個のシフ
トレジスタ１０を有し、これらシフトレジスタ１
０を介した画像データが４個のプロセツサエレメ
ント１１（PE＃１〜PE＃４）に入力される。こ
れら４個のプロセツサエレメント１１には荷重記
憶メモリ１２から荷重データw11〜w14が与えら
れ、出力は演算回路１３に入力される。この演算
回路１３の出力は演算回路１４に入力され、この
演算回路１４の出力はデータ出力ポート１５から
出力される。なお、演算回路１４には前段の演算
結果データが演算結果入力ポート１６を介して入
力される。更に、シフトレジスタ１０に入力され
る入力画像データf14は画像データ入力ポート１
７を介して取込まれ、またシフトレジスタ１０を
介した画像データは画像データ出力ポート１８か
ら出力される。
次に本実施例の画像処理プロセツサ１の動作に
ついて説明する。並列画像処理プロセツサ１に
は、画像メモリ２から局所画像データが１列分
（第３図ではf11〜f44）並列に与えられ、その演算
結果が画像メモリ２に格納される。入力画像デー
タf44はシフトレジスタ１０を介してプロセツサ
エレメント１１に入力されるが、この際、１画素
毎隣接した画素f14、f13、f12、f11が対応するプロ
セツサエレメント１１にそれぞれ入力される。画
素f11は空間積和演算のサイズを４×４以上に拡
張する場合のために、画像データ出力ポート１８
から出力される。プロセツサエレメント１１に
は、シフトレジスタ１０からの処理対象の画像デ
ータfijと、荷重記憶メモリ１２からの荷重データ
wijが与えられ、乗算が実行される。この結果が
演算回路１３に与えられ、４個のプロセツサエレ
メント１１の演算結果が加算される。演算回路１
３の出力は演算回路１４に与えられ、この演算回
路１４には演算結果入力ポート１６から入力され
る前段の並列画像処理プロセツサ１からの演算結
果データも入力され、これらを加算してデータ出
力ポート１５から次の基本モジユールへ加算結果
を出力する。このようにして、基本モジユール９
Ａ〜９Ｄを４段重ねることにより、最終段の基本
モジユール９Ｄからｇ＝Σfijwijが出力される。上
記のような本実施例の並列画像処理プロセツサ１
の処理内容は第４図に示したタイムチヤートにま
とめられている。なお、第４図のg11、g12はΔt時
間毎の並列画像処理プロセツサ１の出力を表わ
し、第２，３図のｇに相当するものである。
ついて説明する。並列画像処理プロセツサ１に
は、画像メモリ２から局所画像データが１列分
（第３図ではf11〜f44）並列に与えられ、その演算
結果が画像メモリ２に格納される。入力画像デー
タf44はシフトレジスタ１０を介してプロセツサ
エレメント１１に入力されるが、この際、１画素
毎隣接した画素f14、f13、f12、f11が対応するプロ
セツサエレメント１１にそれぞれ入力される。画
素f11は空間積和演算のサイズを４×４以上に拡
張する場合のために、画像データ出力ポート１８
から出力される。プロセツサエレメント１１に
は、シフトレジスタ１０からの処理対象の画像デ
ータfijと、荷重記憶メモリ１２からの荷重データ
wijが与えられ、乗算が実行される。この結果が
演算回路１３に与えられ、４個のプロセツサエレ
メント１１の演算結果が加算される。演算回路１
３の出力は演算回路１４に与えられ、この演算回
路１４には演算結果入力ポート１６から入力され
る前段の並列画像処理プロセツサ１からの演算結
果データも入力され、これらを加算してデータ出
力ポート１５から次の基本モジユールへ加算結果
を出力する。このようにして、基本モジユール９
Ａ〜９Ｄを４段重ねることにより、最終段の基本
モジユール９Ｄからｇ＝Σfijwijが出力される。上
記のような本実施例の並列画像処理プロセツサ１
の処理内容は第４図に示したタイムチヤートにま
とめられている。なお、第４図のg11、g12はΔt時
間毎の並列画像処理プロセツサ１の出力を表わ
し、第２，３図のｇに相当するものである。
本実施例によれば、並列画像処理プロセツサ１
を４個のプロセツサエレメント１１を有する基本
モジユール９Ａ〜９Ｄによつて、４×４画素の局
所画像データを処理する構成とすることにより、
画素データ入力ポート１７及びデータ出力ポート
１５を少なくし、且つ、分割された基本モジユー
ル９Ａ，９Ｄを局所画像データに対応した規則的
な配列とし得るため、並列画像処理プロセツサ１
をLSI化に適したアーキテクチヤとし得る効果が
ある。
を４個のプロセツサエレメント１１を有する基本
モジユール９Ａ〜９Ｄによつて、４×４画素の局
所画像データを処理する構成とすることにより、
画素データ入力ポート１７及びデータ出力ポート
１５を少なくし、且つ、分割された基本モジユー
ル９Ａ，９Ｄを局所画像データに対応した規則的
な配列とし得るため、並列画像処理プロセツサ１
をLSI化に適したアーキテクチヤとし得る効果が
ある。
以上記述した如く本発明の並列画素処理システ
ムによれば、LSI化に適したアーキテクチヤをも
つた並列画像処理プロセツサを用いた画像処理シ
ステムとしたので、画像処理システム全体を小型
化することができる。
ムによれば、LSI化に適したアーキテクチヤをも
つた並列画像処理プロセツサを用いた画像処理シ
ステムとしたので、画像処理システム全体を小型
化することができる。
第１図は本発明の並列画像処理プロセツサの一
実施例を備えた画像処理システムの構成図、第２
図は第１図で示した並列画像処理プロセツサで行
なう局所並列処理演算の例を示した説明図、第３
図は本発明の並列画像処理プロセツサの一実施例
を示す構成図、第４図は本実施例の並列画像処理
プロセツサの処理過程を示すタイムチヤート図で
ある。 １……並列画像処理プロセツサ、２……画像メ
モリ、９Ａ〜９Ｄ……基本モジユール、１１……
プロセツサエレメント、１３，１４……演算回
路、１５……画像データ出力ポート、１７……画
像データ入力ポート。
実施例を備えた画像処理システムの構成図、第２
図は第１図で示した並列画像処理プロセツサで行
なう局所並列処理演算の例を示した説明図、第３
図は本発明の並列画像処理プロセツサの一実施例
を示す構成図、第４図は本実施例の並列画像処理
プロセツサの処理過程を示すタイムチヤート図で
ある。 １……並列画像処理プロセツサ、２……画像メ
モリ、９Ａ〜９Ｄ……基本モジユール、１１……
プロセツサエレメント、１３，１４……演算回
路、１５……画像データ出力ポート、１７……画
像データ入力ポート。
Claims (1)
- 【特許請求の範囲】 １ 外部から画像データを入力する画像入力装置
と、 前記画像入力装置からの画像データを記憶する
画像メモリと、 前記画像メモリの内容を表示する画像表示装置
と、 前記画像メモリからの画像データを入力する少
なくとも１つの画像データ入力ポートと、ｎ個の
画像データ演算用のプロセツサエレメントと、こ
れらのプロセツサエレメントの演算結果を加算す
る演算回路と、前記演算回路の演算結果を出力す
る出力ポートとを有する基本モジユールを、ｍ個
並列に設置して成る並列画像処理プロセツサト、 前記画像メモリおよび前記並列画像処理プロセ
ツサに接続されこれらを制御する管理プロセツサ
と、 からなることを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005087A JPS6352269A (ja) | 1987-03-06 | 1987-03-06 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005087A JPS6352269A (ja) | 1987-03-06 | 1987-03-06 | 画像処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4457082A Division JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6352269A JPS6352269A (ja) | 1988-03-05 |
| JPH0451873B2 true JPH0451873B2 (ja) | 1992-08-20 |
Family
ID=12848165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005087A Granted JPS6352269A (ja) | 1987-03-06 | 1987-03-06 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352269A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58163061A (ja) * | 1982-03-23 | 1983-09-27 | Hitachi Ltd | 並列画像処理プロセッサ及び装置 |
-
1987
- 1987-03-06 JP JP5005087A patent/JPS6352269A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6352269A (ja) | 1988-03-05 |
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