JPS63142596A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPS63142596A JPS63142596A JP61290193A JP29019386A JPS63142596A JP S63142596 A JPS63142596 A JP S63142596A JP 61290193 A JP61290193 A JP 61290193A JP 29019386 A JP29019386 A JP 29019386A JP S63142596 A JPS63142596 A JP S63142596A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- channel transistor
- node
- channel
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＥＦＲＯＭを内蔵したＭＯ３半導体集積回路
装置に関し、特にＥＰＲＯＭ読み出し用センスアンプの
改良に関するものである。
装置に関し、特にＥＰＲＯＭ読み出し用センスアンプの
改良に関するものである。
ＥＦＲＯＭを内蔵したＭＯＳ ＬＳＩにおいてはその
アクセスタイムが重要な特性となっており、ＣＰＵ、周
辺用ＩＣが高速化されてきているなかで、システム全体
のスピードを上げるためにＥＦＲＯＭ等のメモリの高速
化の要求が大きくなってきている。
アクセスタイムが重要な特性となっており、ＣＰＵ、周
辺用ＩＣが高速化されてきているなかで、システム全体
のスピードを上げるためにＥＦＲＯＭ等のメモリの高速
化の要求が大きくなってきている。
メモリのアクセスタイムを決める要因としてはセンスア
ンプの性能が大きな部分を占め、これまで種々の回路が
工夫されてきた。
ンプの性能が大きな部分を占め、これまで種々の回路が
工夫されてきた。
従来のＥＰＲＯＭ用センスアンプとしては、例えば第２
図（ａｌに示すようなものがあった。同図において、Ｑ
６はフローティングゲート構造を有するＨＰＲＯＭメモ
リセル、Ｑ４．Ｑ５は該メモリセルを選択するためのＮ
チャネルトランジスタ、Ｑｌ、Ｑ２は節点８の電位を制
御するためのバイアス回路を形成するＰチャネルトラン
ジスタ及びＮチャネルトランジスタ、Ｑ３．Ｑ７はそれ
ぞれＥＦＲＯＭのセル電流を検出するためのＰチャネル
トランジスタ。
図（ａｌに示すようなものがあった。同図において、Ｑ
６はフローティングゲート構造を有するＨＰＲＯＭメモ
リセル、Ｑ４．Ｑ５は該メモリセルを選択するためのＮ
チャネルトランジスタ、Ｑｌ、Ｑ２は節点８の電位を制
御するためのバイアス回路を形成するＰチャネルトラン
ジスタ及びＮチャネルトランジスタ、Ｑ３．Ｑ７はそれ
ぞれＥＦＲＯＭのセル電流を検出するためのＰチャネル
トランジスタ。
Ｎチャネルトランジスタ、Ｊ、Ｑ９はそれぞれ節点８の
充電加速用のＰチャネルトランジスタ。
充電加速用のＰチャネルトランジスタ。
Ｎチャネルトランジスタ、にＬｔｏ、Ｑｔｔはセンスア
ンプ非動作時の接点電位決定用Ｎチャネルトランジスタ
、５は出力増幅用のインバータ、６はセンスアンプ出力
である。又、信号１．２．３はメモリセル選択信号、４
はセンスアンプ動作可能信号である。
ンプ非動作時の接点電位決定用Ｎチャネルトランジスタ
、５は出力増幅用のインバータ、６はセンスアンプ出力
である。又、信号１．２．３はメモリセル選択信号、４
はセンスアンプ動作可能信号である。
次に動作について第２図（ｂｌのタイミング図を用いて
説明する。ＥＦＲＯＭの場合、フローティングゲートに
電子が注入されトランジスタがカットオフになっている
場合がメモリ内容“０″に対応し、フローティングゲー
トに電子が注入されていない場合がメモリ内容″１”に
対応している。第２図（ｂｌはメモリ内容″０″読み出
しに対応したタイミング図である。第２図のような回路
においては“１″読み出しは“０″読み出しに比べて早
いため、“Ｏ″読み出しの場合のみを考える。
説明する。ＥＦＲＯＭの場合、フローティングゲートに
電子が注入されトランジスタがカットオフになっている
場合がメモリ内容“０″に対応し、フローティングゲー
トに電子が注入されていない場合がメモリ内容″１”に
対応している。第２図（ｂｌはメモリ内容″０″読み出
しに対応したタイミング図である。第２図のような回路
においては“１″読み出しは“０″読み出しに比べて早
いため、“Ｏ″読み出しの場合のみを考える。
センスアンプ動作可能信号４が“Ｌ”レベル（ｔ＝０）
になると、節点９の電位が上がり、節点８がＪｌ、Ｑ９
により充電される。その後節点８の電位により節点９の
電位が“Ｌ”に放電されてゆき、Ｑ７．Ｑ９はカットオ
フ状態に近づいていく。節点７はＰチャネルトランジス
タＱ３により“Ｈ”に充電されていき（１＝１１）、イ
ンバータ５のしきい値を越えると出力６がＬ”に放電さ
れてい＜ （ｔ＝ｔ２）。このようにして／そり内容
″０″が読み出されることになる。
になると、節点９の電位が上がり、節点８がＪｌ、Ｑ９
により充電される。その後節点８の電位により節点９の
電位が“Ｌ”に放電されてゆき、Ｑ７．Ｑ９はカットオ
フ状態に近づいていく。節点７はＰチャネルトランジス
タＱ３により“Ｈ”に充電されていき（１＝１１）、イ
ンバータ５のしきい値を越えると出力６がＬ”に放電さ
れてい＜ （ｔ＝ｔ２）。このようにして／そり内容
″０″が読み出されることになる。
第２図ではＱ９．Ｑ９がある場合を考えた。これらのト
ランジスタがない場合も従来例としであるが、基本的動
作は第２図の場合と同一である。
ランジスタがない場合も従来例としであるが、基本的動
作は第２図の場合と同一である。
従来のセンスアンプは以上のように構成されており、セ
ンスアンプ動作可能信号４が“Ｌ”になってから節点９
１節点８の電位が上がり、その後節点７の電位が充分上
がってインバータ５のしきい値を越えて初めてデータが
読み出されるようになっていたため、読み出しに時間が
かかるという問題があった。又、インバータ５のしきい
値のバラツキが読み出し時間に大きな影響を与えるとい
う問題もあった。
ンスアンプ動作可能信号４が“Ｌ”になってから節点９
１節点８の電位が上がり、その後節点７の電位が充分上
がってインバータ５のしきい値を越えて初めてデータが
読み出されるようになっていたため、読み出しに時間が
かかるという問題があった。又、インバータ５のしきい
値のバラツキが読み出し時間に大きな影響を与えるとい
う問題もあった。
この発明は上記の様な従来のセンスアンプの欠点を除去
するためになされたもので、よりアクセスタイムの早い
センスアンプを構成するＭＯ３半導体集積回路装置を得
ることを目的としている。
するためになされたもので、よりアクセスタイムの早い
センスアンプを構成するＭＯ３半導体集積回路装置を得
ることを目的としている。
本発明にかかるＭＯ３半導体集積回路装置のＥＰＲＯＭ
用センスアンプは、メモリセル出力バイアス回路のＰチ
ャネルトランジスタのゲート電位を“Ｌ″に固定すると
ともに、該バイアス回路と同一の接続構成を有し、メモ
リセル電流検出用Ｐチャネルトランジスタの抵抗を上記
バイアス回路のそれの抵抗よりも小さくした比較用回路
を設け、両者の出力を差動増幅するようにしたものであ
る。
用センスアンプは、メモリセル出力バイアス回路のＰチ
ャネルトランジスタのゲート電位を“Ｌ″に固定すると
ともに、該バイアス回路と同一の接続構成を有し、メモ
リセル電流検出用Ｐチャネルトランジスタの抵抗を上記
バイアス回路のそれの抵抗よりも小さくした比較用回路
を設け、両者の出力を差動増幅するようにしたものであ
る。
この発明においては、メモリセル出力バイアス回路のＰ
チャネルトランジスタのゲートを“Ｌ”レベルに固定し
たため節点の充電が速やかに行なわれ、選択メモリセル
と同一・の接続構成の比較用メモリセルを設けて差動増
幅する構成とし、該比較用セルのメモリセル電流検出用
Ｐチャネルトランジスタの抵抗を小さくしたため、小さ
な電圧差を素早く増幅することができ、動作の高速化が
図れる。
チャネルトランジスタのゲートを“Ｌ”レベルに固定し
たため節点の充電が速やかに行なわれ、選択メモリセル
と同一・の接続構成の比較用メモリセルを設けて差動増
幅する構成とし、該比較用セルのメモリセル電流検出用
Ｐチャネルトランジスタの抵抗を小さくしたため、小さ
な電圧差を素早く増幅することができ、動作の高速化が
図れる。
以下、この発明の一実施例を図について説明する。第１
図において、左側点線で囲んだ部分が選択されたメモリ
セル部１００を示ず。図中、第２図と同一番号の部分は
同一機能を持っている。メモリセル出力節点８のバイア
ス回路を構成するＰチャネルトランジスタＱ１のゲート
は接地電位に固定されている。また図中、右側点線で囲
んだ部分が上記バイアス回路と同一の接続構成を有し、
メモリセル電流検出用Ｐチャネルトランジスタの抵抗を
上記バイアス回路のそれの抵抗よりも小さくした比較用
セル部２００である。Ｑ２６は比較用メモリセル、Ｑ２
４、Ｑ２５はＱ４、Ｑ５と同−サイズのＮチャネルトラ
ンジスタ、Ｑ２１、Ｑ２２はそれぞれＱｌ、Ｑ２と同一
サイズのＰチャネルトランジスタ、Ｎチャネルトランジ
スタ、Ｑ２７、Ｑ２８．Ｑ２９．Ｑ３１はそれぞれＱ７
゜ＱＢ、Ｑ９．Ｑｌ １と同一サイズのトランジスタ、
Ｑ２３はＱ３より抵抗の小さいＰチャネルトランジスタ
である。Ｑ３２．Ｑ３４はＰチャネルトランジスタ、Ｑ
３３．Ｑ３５はＮチャネルトランジスタで、この４つの
トランジスタが差動増幅回路を形成している。１４は出
力増幅用インバータ、１５はセンスアンプ出力である。
図において、左側点線で囲んだ部分が選択されたメモリ
セル部１００を示ず。図中、第２図と同一番号の部分は
同一機能を持っている。メモリセル出力節点８のバイア
ス回路を構成するＰチャネルトランジスタＱ１のゲート
は接地電位に固定されている。また図中、右側点線で囲
んだ部分が上記バイアス回路と同一の接続構成を有し、
メモリセル電流検出用Ｐチャネルトランジスタの抵抗を
上記バイアス回路のそれの抵抗よりも小さくした比較用
セル部２００である。Ｑ２６は比較用メモリセル、Ｑ２
４、Ｑ２５はＱ４、Ｑ５と同−サイズのＮチャネルトラ
ンジスタ、Ｑ２１、Ｑ２２はそれぞれＱｌ、Ｑ２と同一
サイズのＰチャネルトランジスタ、Ｎチャネルトランジ
スタ、Ｑ２７、Ｑ２８．Ｑ２９．Ｑ３１はそれぞれＱ７
゜ＱＢ、Ｑ９．Ｑｌ １と同一サイズのトランジスタ、
Ｑ２３はＱ３より抵抗の小さいＰチャネルトランジスタ
である。Ｑ３２．Ｑ３４はＰチャネルトランジスタ、Ｑ
３３．Ｑ３５はＮチャネルトランジスタで、この４つの
トランジスタが差動増幅回路を形成している。１４は出
力増幅用インバータ、１５はセンスアンプ出力である。
比較用メモリセルトランジスタＱ２６は電子の注入され
ていない状態、即ちメモリ内容“１″の状態に固定して
おく。トランジスタサイズはＱ６と同一である。
ていない状態、即ちメモリ内容“１″の状態に固定して
おく。トランジスタサイズはＱ６と同一である。
次に第１図（ｂｌのタイミング図により動作を説明する
。
。
信号４が”Ｈ”の時は、節点８はＱｌｌにより“Ｌ″に
放電されており、ＰチャネルトランジスタＱ１のゲート
が常に“Ｌ”であるため節点９は“Ｈ″に充電されてい
る。メモリ内容″０”を読み出す場合は、信号４が”Ｌ
”になると（ｔ＝０）ＰチャネルトランジスタＱ８がオ
ンとなり節点８がＱ８．Ｑ９により速やかに充電される
。その後、節点９の電位が下がり、Ｑ７．Ｑ９はカット
オフ状態に近づく。節点７はＱ３により充電されてい＜
（１＝２ 〜） 。
放電されており、ＰチャネルトランジスタＱ１のゲート
が常に“Ｌ”であるため節点９は“Ｈ″に充電されてい
る。メモリ内容″０”を読み出す場合は、信号４が”Ｌ
”になると（ｔ＝０）ＰチャネルトランジスタＱ８がオ
ンとなり節点８がＱ８．Ｑ９により速やかに充電される
。その後、節点９の電位が下がり、Ｑ７．Ｑ９はカット
オフ状態に近づく。節点７はＱ３により充電されてい＜
（１＝２ 〜） 。
メモリ内容“１”を読み出す場合は、信号４が“Ｌ”に
なるとメモリセル電流がＱ３を通じて流れるため、その
電位降下により節点７の電位はｖｌ（＜Ｖｃｃ）という
値になる。
なるとメモリセル電流がＱ３を通じて流れるため、その
電位降下により節点７の電位はｖｌ（＜Ｖｃｃ）という
値になる。
一方、比較用メモリセル部２００については、Ｑ２６が
６１″の状態になっているためＱ２３にメモリセル電流
が流れ、電位降下が生じる。ここで、Ｑ２３はＱ３に比
べて抵抗が小さいため、節点１０の電圧は節点７の電圧
に比べて高くなる（ｙｒ＞Ｖｌ）。
６１″の状態になっているためＱ２３にメモリセル電流
が流れ、電位降下が生じる。ここで、Ｑ２３はＱ３に比
べて抵抗が小さいため、節点１０の電圧は節点７の電圧
に比べて高くなる（ｙｒ＞Ｖｌ）。
その結果メモリ内容“０”を読み出す場合は、節点７の
電位が節点１０の電位Ｖｒより高くなった時（ｔ＝ｔ２
）にＱ３２〜Ｑ３５よりなる差動増幅器が動作し、節点
１５にデータ“０”が読み出される。
電位が節点１０の電位Ｖｒより高くなった時（ｔ＝ｔ２
）にＱ３２〜Ｑ３５よりなる差動増幅器が動作し、節点
１５にデータ“０”が読み出される。
逆にメモリ内容“１”を読み出す場合は、節点７の電位
Ｖ１が節点１０の電位Ｖｒより低いために差動増幅器は
“Ｈ”を出力する。
Ｖ１が節点１０の電位Ｖｒより低いために差動増幅器は
“Ｈ”を出力する。
なお、上記実施例ではトランジスタＱ９．Ｑ９゜Ｑ２８
．Ｑ２９がある場合を考えたが、これらのＴｒがない場
合でも発明の効果は同様である。
．Ｑ２９がある場合を考えたが、これらのＴｒがない場
合でも発明の効果は同様である。
（発明の効果〕
以上のように、この発明によれば、メモリセル出力バイ
アス回路のＰチャネルトランジスタのゲートを“Ｌ”レ
ベルに固定したため節点の充電が速やかに行なわれ、か
つ比較用メモリセル部を設は差動型にしたので、小さな
電圧差を素早く増幅することができ、非常に高速なセン
スアンプを得ることが可能となる。
アス回路のＰチャネルトランジスタのゲートを“Ｌ”レ
ベルに固定したため節点の充電が速やかに行なわれ、か
つ比較用メモリセル部を設は差動型にしたので、小さな
電圧差を素早く増幅することができ、非常に高速なセン
スアンプを得ることが可能となる。
第１図は本発明の一実施例によるセンスアンプの回路図
及びタイミング図、第２図は従来のセンスアンプの回路
図及びタイミング図である。 Ｑ６・・・ＥＰＲＯＭメモリセルトランジスタ、Ｑ４゜
Ｑ５・・・メモリセル選択用Ｎチャネルトランジスタ、
Ｑｌ、Ｑ２・・・メモリセル出力バイアス回路のＮチャ
ネル及びＰチャネルトランジスタ、Ｑ７．Ｑ３・・・メ
モリセル電流検出用Ｎチャネル、Ｐチャネルトランジス
タ、１００・・・選択メモリセル部、２゜Ｏ・・・比較
用メモリセル部、Ｑ３２．Ｑ３３．Ｑ３４゜Ｑ３５・・
・差動増幅を構成するトランジスタ、１４・・・インバ
ータ・ なお図中同一符号は同−又は相当部分を示す。
及びタイミング図、第２図は従来のセンスアンプの回路
図及びタイミング図である。 Ｑ６・・・ＥＰＲＯＭメモリセルトランジスタ、Ｑ４゜
Ｑ５・・・メモリセル選択用Ｎチャネルトランジスタ、
Ｑｌ、Ｑ２・・・メモリセル出力バイアス回路のＮチャ
ネル及びＰチャネルトランジスタ、Ｑ７．Ｑ３・・・メ
モリセル電流検出用Ｎチャネル、Ｐチャネルトランジス
タ、１００・・・選択メモリセル部、２゜Ｏ・・・比較
用メモリセル部、Ｑ３２．Ｑ３３．Ｑ３４゜Ｑ３５・・
・差動増幅を構成するトランジスタ、１４・・・インバ
ータ・ なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＥＰＲＯＭメモリセルトランジスタと、メモリセ
ル選択用Ｎチャネルトランジスタと、Ｎチャネルトラン
ジスタ及びゲートを接地レベルにしたＰチャネルトラン
ジスタよりなるメモリセル出力バイアス回路と、メモリ
セル電流検出用Ｎチャネル及びＰチャネルトランジスタ
とを備えた選択メモリセル部と、 上記第１のセンスアンプと同一の接続構成を有し、メモ
リセル電流検出用Ｐチャネルトランジスタの抵抗を上記
第１のセンスアンプのそれよりも小さくした比較用メモ
リセル部と、 上記選択メモリセル部及び比較用メモリセル部のメモリ
セル電流検出用ＮチャネルトランジスタとＰチャネルト
ランジスタの接続点の出力を差動増幅する差動増幅器と
を備えたことを特徴とするＭＯＳ半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290193A JPS63142596A (ja) | 1986-12-04 | 1986-12-04 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290193A JPS63142596A (ja) | 1986-12-04 | 1986-12-04 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142596A true JPS63142596A (ja) | 1988-06-14 |
Family
ID=17752955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290193A Withdrawn JPS63142596A (ja) | 1986-12-04 | 1986-12-04 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323724B1 (en) | 1998-12-01 | 2001-11-27 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5924493A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | センス・アンプ回路 |
| JPS60167198A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
-
1986
- 1986-12-04 JP JP61290193A patent/JPS63142596A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5924493A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | センス・アンプ回路 |
| JPS60167198A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323724B1 (en) | 1998-12-01 | 2001-11-27 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device using the same |
| US6509786B2 (en) | 1998-12-01 | 2003-01-21 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697112A (en) | Current-mirror type sense amplifier | |
| KR900000993B1 (ko) | 개선된 출력특성을 갖는 비교기 회로 | |
| US5414379A (en) | Output buffer circuit for integrated circuit | |
| US6198656B1 (en) | Asymmetric memory cell for single-ended sensing | |
| KR900008917B1 (ko) | 반도체 메모리 소자의 데이타 판독회로 | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| EP0420189A2 (en) | Sense amplifier circuit | |
| JPS6362839B2 (ja) | ||
| JP2888387B2 (ja) | メモリ | |
| IE53339B1 (en) | Static ram | |
| JPH0241114B2 (ja) | ||
| JPH06302191A (ja) | ビットライン負荷回路 | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JPH11154392A (ja) | セルフタイム動作のためのウィンドウディスクリミネータを有するセンス装置 | |
| KR100242516B1 (ko) | 결합으로 인한 판독 버스의 전위 변동을 방지하기 위한 기능을 가진 반도체 메모리 디바이스 | |
| US4751682A (en) | Sense circuit | |
| JPH06251588A (ja) | センスアンプ回路 | |
| US5148060A (en) | Ecl input buffer for bicmos | |
| JP2808664B2 (ja) | 差動アンプ | |
| JPS62285297A (ja) | 半導体記憶装置 | |
| JPH0743938B2 (ja) | 差動増幅器 | |
| JPS592202B2 (ja) | 差動増幅回路 | |
| JP2695410B2 (ja) | 半導体集積回路装置 | |
| JPH0136200B2 (ja) | ||
| KR100244433B1 (ko) | 래치 형태의 센스 증폭기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |