JPS6314439B2 - - Google Patents
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- JPS6314439B2 JPS6314439B2 JP58195134A JP19513483A JPS6314439B2 JP S6314439 B2 JPS6314439 B2 JP S6314439B2 JP 58195134 A JP58195134 A JP 58195134A JP 19513483 A JP19513483 A JP 19513483A JP S6314439 B2 JPS6314439 B2 JP S6314439B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- clock
- pulse
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電荷転送素子を有する信号処理装
置、特に高速信号を低速信号に変換すする装置に
関する。
置、特に高速信号を低速信号に変換すする装置に
関する。
デジタル・オシロスコープは、アナログ入力信
号をデジタル化し、このデジタル化した信号をメ
モリに記憶し、この記憶したデジタル信号を次に
アナログ信号に変換して表示を行なうものであ
る。このようなデジタル・オシロスコープにおい
ては、高速（高周波）入力信号を処理するのに高
速アナログ・デジタル変換器（ADC）が必要で
ある。しかし、高速ADCは、構成が複雑で且つ
高価である。この問題を解決するため、高速アナ
ログ信号を低速（低周波）アナログ信号に変換す
る信号処理装置が提案されている。この信号処理
装置をデジタル・オシロスコープに適用すれば、
安価な低速ADCを利用することができる。この
信号処理装置は、デジタル・オシロスコープ以外
の種々の電子装置にも利用できる。
号をデジタル化し、このデジタル化した信号をメ
モリに記憶し、この記憶したデジタル信号を次に
アナログ信号に変換して表示を行なうものであ
る。このようなデジタル・オシロスコープにおい
ては、高速（高周波）入力信号を処理するのに高
速アナログ・デジタル変換器（ADC）が必要で
ある。しかし、高速ADCは、構成が複雑で且つ
高価である。この問題を解決するため、高速アナ
ログ信号を低速（低周波）アナログ信号に変換す
る信号処理装置が提案されている。この信号処理
装置をデジタル・オシロスコープに適用すれば、
安価な低速ADCを利用することができる。この
信号処理装置は、デジタル・オシロスコープ以外
の種々の電子装置にも利用できる。
従来の信号処理装置は、電荷結合素子
（CCD）、バケツト・ブリゲード・デバイス
（BBD）、MOSダイオード・アレイの如き電荷転
送素子とこれら素子の制御回路とを具えている。
当業者に周知の如く、電荷転送素子とは、複数の
電荷蓄積セルから成るアナログ・シフト・レジス
タである。従来の或る信号処理装置によれば、高
速クロツク信号によりアナログ入力信号をサンプ
ルしてセルからセルに転送させると共に、低速ク
ロツク信号により蓄積した電荷をシフトして読出
し、低速アナログ信号を得ている。この従来装置
は、次のような欠点を有する。すなわち、信号取
込み速度（周期）が電荷転送素子の最高クロツク
周期に制限されると共に、この電荷転送素子から
の出力信号が素子の暗電流により変調されてしま
うのである。従来の他の信号処理装置は、この暗
電流の問題を解決するために、パラフエーズ増幅
器によりシングル・エンデツド入力信号をプツシ
ユ・プル信号に変換し、このプツシユ・プル信号
を同じクロツク信号によりクロツクされる２個の
電荷転送素子に供給し、これら２個の素子の出力
信号を良好な同相抑圧比の差動増幅器によつて検
出している。この方法は、不要な暗電流を相殺で
きるが依然としてクロツクの周期は、１個の電荷
転送素子と同じ値に制限される。従来のその他の
信号処理装置は、入力アナログ信号を２個の電荷
転送素子に並列に供給して、信号取込み周期を改
善している。すなわち、入力信号を半クロツク・
サイクル毎に交互にサンプルし且つこれら２個の
電荷転送素子から半クロツク・サイクル毎に交互
に出力信号を得るように、これら２個の電荷転送
素子を異なる位相（180度の位相差）でクロツク
している。この場合、第１の従来装置と同じ周波
数のクロツクを用いると、等価的なサンプリング
周波数は２倍になる。しかし、暗電流の問題のほ
かに、電荷転送素子の直流オフセツト、利得不一
致及び直線性の不一致によりクロツクに関連した
ノイズの問題が生じる。また、２個の電荷転送素
子間のこれらの差違は、温度に応じて変化する。
このクロツクに関連したノイズの発生は、クロツ
ク自体とは関係がなく、異なる素子を半クロツ
ク・サイクル毎に交互にクロツクすることから起
こるのである。
（CCD）、バケツト・ブリゲード・デバイス
（BBD）、MOSダイオード・アレイの如き電荷転
送素子とこれら素子の制御回路とを具えている。
当業者に周知の如く、電荷転送素子とは、複数の
電荷蓄積セルから成るアナログ・シフト・レジス
タである。従来の或る信号処理装置によれば、高
速クロツク信号によりアナログ入力信号をサンプ
ルしてセルからセルに転送させると共に、低速ク
ロツク信号により蓄積した電荷をシフトして読出
し、低速アナログ信号を得ている。この従来装置
は、次のような欠点を有する。すなわち、信号取
込み速度（周期）が電荷転送素子の最高クロツク
周期に制限されると共に、この電荷転送素子から
の出力信号が素子の暗電流により変調されてしま
うのである。従来の他の信号処理装置は、この暗
電流の問題を解決するために、パラフエーズ増幅
器によりシングル・エンデツド入力信号をプツシ
ユ・プル信号に変換し、このプツシユ・プル信号
を同じクロツク信号によりクロツクされる２個の
電荷転送素子に供給し、これら２個の素子の出力
信号を良好な同相抑圧比の差動増幅器によつて検
出している。この方法は、不要な暗電流を相殺で
きるが依然としてクロツクの周期は、１個の電荷
転送素子と同じ値に制限される。従来のその他の
信号処理装置は、入力アナログ信号を２個の電荷
転送素子に並列に供給して、信号取込み周期を改
善している。すなわち、入力信号を半クロツク・
サイクル毎に交互にサンプルし且つこれら２個の
電荷転送素子から半クロツク・サイクル毎に交互
に出力信号を得るように、これら２個の電荷転送
素子を異なる位相（180度の位相差）でクロツク
している。この場合、第１の従来装置と同じ周波
数のクロツクを用いると、等価的なサンプリング
周波数は２倍になる。しかし、暗電流の問題のほ
かに、電荷転送素子の直流オフセツト、利得不一
致及び直線性の不一致によりクロツクに関連した
ノイズの問題が生じる。また、２個の電荷転送素
子間のこれらの差違は、温度に応じて変化する。
このクロツクに関連したノイズの発生は、クロツ
ク自体とは関係がなく、異なる素子を半クロツ
ク・サイクル毎に交互にクロツクすることから起
こるのである。
したがつて、本発明の目的の１つは、高速入力
及び低速出力型の信号取込みを行なう電荷転送素
子を有する改善された信号処理装置の提供にあ
る。
及び低速出力型の信号取込みを行なう電荷転送素
子を有する改善された信号処理装置の提供にあ
る。
本発明の他の目的は、電荷転送素子の暗電流を
相殺し、上述のクロツクに関連したノイズを除去
する改善された信号処理装置の提供にある。
相殺し、上述のクロツクに関連したノイズを除去
する改善された信号処理装置の提供にある。
本発明の更に他の目的は、サンプリング周期を
短くした信号処理装置の提供にある。
短くした信号処理装置の提供にある。
本発明の別の目的は、デジタル・オシロスコー
プに適用してADCの速度よりも高速の信号取込
みを行ないうる信号処理装置の提供にある。
プに適用してADCの速度よりも高速の信号取込
みを行ないうる信号処理装置の提供にある。
本発明の信号処理装置によれば、取込み（サン
プリング）周期を２分の１にすると共に暗電流を
相殺し、上述のクロツクに関連したノイズの問題
を回避できる。パラフエーズ増幅器によりシング
ル・エンデツド信号をプツシユ・プル信号に変換
し、このプツシユ・プル信号をCCDの如き２個
の電荷転送素子に供給する。これらの素子の特性
は等しいのが理想であるから、２個の電荷転送素
子を同一のチツプ上に設けた集積回路（IC）が
最適である。かかるICによれば、第１チヤンネ
ルに発生する暗電流及びノイズは第２チヤンネル
に発生する暗電流及びノイズと殆ど等しくなると
考えられる。第２チヤンネル用のクロツク信号
は、第１チヤンネルに供給するクロツク信号より
もクロツク・サイクルの２分の１だけシフトさせ
る。これら２相のクロツク信号により２チヤンネ
ルの電荷転送素子を交互にクロツクするので、プ
ツシユ・プル信号は交互にサンプルされ転送され
て、サンプリング周期が２分の１になる。電荷転
送素子の出力回路は、この素子からの出力アナロ
グ信号が更新されるまでこの信号を保持するの
で、サンプリングの位相が異なつていても、常に
２チヤンネル同時に出力を発生できる。差動増幅
器は２個の電荷転送素子からの出力アナログ信号
を差動的に結合するので、この差動増幅器からの
出力信号は、常に各電荷転送素子の最新の出力信
号の和になる。各チヤンネルの電荷転送素子のエ
ラー出力は全サンプルにおいて発生し、このエラ
ーは出力にそのまま現われる。しかし、このエラ
ーすなわちクロツク信号に関連するノイズの問題
は、上記差動増幅器により解決される。また、２
個の電荷転送素子からの出力信号を差動的に結合
することにより、これら２個の素子の暗電流は相
殺される。なお、信号成分はプツシユ・プルなの
で、差動増幅器により相殺されることはない。
プリング）周期を２分の１にすると共に暗電流を
相殺し、上述のクロツクに関連したノイズの問題
を回避できる。パラフエーズ増幅器によりシング
ル・エンデツド信号をプツシユ・プル信号に変換
し、このプツシユ・プル信号をCCDの如き２個
の電荷転送素子に供給する。これらの素子の特性
は等しいのが理想であるから、２個の電荷転送素
子を同一のチツプ上に設けた集積回路（IC）が
最適である。かかるICによれば、第１チヤンネ
ルに発生する暗電流及びノイズは第２チヤンネル
に発生する暗電流及びノイズと殆ど等しくなると
考えられる。第２チヤンネル用のクロツク信号
は、第１チヤンネルに供給するクロツク信号より
もクロツク・サイクルの２分の１だけシフトさせ
る。これら２相のクロツク信号により２チヤンネ
ルの電荷転送素子を交互にクロツクするので、プ
ツシユ・プル信号は交互にサンプルされ転送され
て、サンプリング周期が２分の１になる。電荷転
送素子の出力回路は、この素子からの出力アナロ
グ信号が更新されるまでこの信号を保持するの
で、サンプリングの位相が異なつていても、常に
２チヤンネル同時に出力を発生できる。差動増幅
器は２個の電荷転送素子からの出力アナログ信号
を差動的に結合するので、この差動増幅器からの
出力信号は、常に各電荷転送素子の最新の出力信
号の和になる。各チヤンネルの電荷転送素子のエ
ラー出力は全サンプルにおいて発生し、このエラ
ーは出力にそのまま現われる。しかし、このエラ
ーすなわちクロツク信号に関連するノイズの問題
は、上記差動増幅器により解決される。また、２
個の電荷転送素子からの出力信号を差動的に結合
することにより、これら２個の素子の暗電流は相
殺される。なお、信号成分はプツシユ・プルなの
で、差動増幅器により相殺されることはない。
本発明の信号処理装置をデジタル・オシロスコ
ープに適用する場合は、この装置を入力回路及び
ADCの間に配置する。この場合、安価な低速
ADCを用いて高速取込みを行なうことができる。
ープに適用する場合は、この装置を入力回路及び
ADCの間に配置する。この場合、安価な低速
ADCを用いて高速取込みを行なうことができる。
〔実施例〕
以下、添付図を参照して本発明の好適な実施例
を説明する。
を説明する。
第１図は、本発明の実施例を使用したデジタ
ル・オシロスコープのブロツク図である。入力端
子１０及び減衰器１２を介して、シングル・エン
デツド入力アナログ信号をパラフエーズ増幅器１
４に供給する。この増幅器１４としては、反転入
力端子に基準電圧を供給した差動増幅器が好適で
ある。増幅器１４からのプツシユ・プル出力信号
を２個の電荷転送素子を含む電荷転送装置１６に
供給する。この実施例においては、１対の電荷注
入ポート１８Ａ−１８Ｂ、１対のアナログ・シフ
ト・レジスタ２０Ａ−２０Ｂ、及び１対の出力増
幅器２２Ａ−２２Ｂを具えた２チヤンネルCCD
のICを電荷転送装置１６として用いる。この
CCD装置１６は、SL9204型IC又は321A型ICでも
よい。こうして、増幅器１４からの反転及び非反
転出力信号をそれぞれ電荷注入ポート１８Ａ及び
１８Ｂに供給する。このデユアル（２チヤンネ
ル）CCD装置１６の動作は、ポート１８Ａ及び
１８Ｂに供給する入力サンプリング・クロツク・
パルスＳ−Ａ及びＳ−Ｂ、アナログ・シフト・レ
ジスタ２０Ａ及び２０Ｂに供給する転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂ、出力増幅器２２Ａ
及び２２Ｂに供給する出力サンプリング・クロツ
ク・パルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂにより制御
する。増幅器２２Ａ及び２２Ｂからの出力信号
は、差動増幅器２４に供給する。この増幅器２４
の同相抑圧比は、良好なことが望ましい。5318型
ICの如きADC２８は、変換開始信号SCに応じて
増幅器２４からの出力アナログ信号をデジタル信
号に変換し、このデジタル信号をデジタル・メモ
リ３０に記憶させる。メモリ３０に記憶された信
号をデジタル・アナログ変換器（DAC）３２に
よりアナログ信号に変換し、必要に応じて表示器
３４に表示させる。増幅器１４からの出力信号の
一部は、トリガ回路３６に供給する。このトリガ
回路３６の出力信号に応じて、時間制御回路３８
は、高速入力制御信号FI及び変換開始信号SCを
発生すると共に相補的クロツク・パルスCLK及
びの周波数を変化させる。時間制御回路３
８からの信号FI、CLK及びに応じて、クロ
ツク発生器４０は、上述の入力サンプリング・ク
ロツク・パルスＳ−Ａ及びＳ−Ｂ、転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂ、出力サンプリン
グ・クロツク・パルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂ
を発生する。
ル・オシロスコープのブロツク図である。入力端
子１０及び減衰器１２を介して、シングル・エン
デツド入力アナログ信号をパラフエーズ増幅器１
４に供給する。この増幅器１４としては、反転入
力端子に基準電圧を供給した差動増幅器が好適で
ある。増幅器１４からのプツシユ・プル出力信号
を２個の電荷転送素子を含む電荷転送装置１６に
供給する。この実施例においては、１対の電荷注
入ポート１８Ａ−１８Ｂ、１対のアナログ・シフ
ト・レジスタ２０Ａ−２０Ｂ、及び１対の出力増
幅器２２Ａ−２２Ｂを具えた２チヤンネルCCD
のICを電荷転送装置１６として用いる。この
CCD装置１６は、SL9204型IC又は321A型ICでも
よい。こうして、増幅器１４からの反転及び非反
転出力信号をそれぞれ電荷注入ポート１８Ａ及び
１８Ｂに供給する。このデユアル（２チヤンネ
ル）CCD装置１６の動作は、ポート１８Ａ及び
１８Ｂに供給する入力サンプリング・クロツク・
パルスＳ−Ａ及びＳ−Ｂ、アナログ・シフト・レ
ジスタ２０Ａ及び２０Ｂに供給する転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂ、出力増幅器２２Ａ
及び２２Ｂに供給する出力サンプリング・クロツ
ク・パルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂにより制御
する。増幅器２２Ａ及び２２Ｂからの出力信号
は、差動増幅器２４に供給する。この増幅器２４
の同相抑圧比は、良好なことが望ましい。5318型
ICの如きADC２８は、変換開始信号SCに応じて
増幅器２４からの出力アナログ信号をデジタル信
号に変換し、このデジタル信号をデジタル・メモ
リ３０に記憶させる。メモリ３０に記憶された信
号をデジタル・アナログ変換器（DAC）３２に
よりアナログ信号に変換し、必要に応じて表示器
３４に表示させる。増幅器１４からの出力信号の
一部は、トリガ回路３６に供給する。このトリガ
回路３６の出力信号に応じて、時間制御回路３８
は、高速入力制御信号FI及び変換開始信号SCを
発生すると共に相補的クロツク・パルスCLK及
びの周波数を変化させる。時間制御回路３
８からの信号FI、CLK及びに応じて、クロ
ツク発生器４０は、上述の入力サンプリング・ク
ロツク・パルスＳ−Ａ及びＳ−Ｂ、転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂ、出力サンプリン
グ・クロツク・パルスＳ／Ｈ−Ａ及びＳ／Ｈ−Ｂ
を発生する。
第２図は、クロツク発生器４０の回路図であ
る。クロツク発生器４０は、１対の入力サンプリ
ング・クロツク発生部４２−Ａ及び４２−Ｂ、１
対の転送／出力サンプリング・クロツク発生部４
４−Ａ及び４４−Ｂ、並びに付加的なロジツク回
路から構成されている。次に、第３図のタイミン
グ波形図を参照してクロツク発生器４０を詳細に
説明する。入力サンプリング・クロツク発生部４
２−Ａにおいて、バツフア４６は時間制御回路３
８からのクロツク信号CLKを受ける。バツフア
４６からの非反転出力信号Ａはオア（ノア）ゲー
ト４８に直接供給し、反転出力信号は遅延回路５
０により約６ナノ秒だけ遅延させる。この遅延回
路５０は、抵抗器、２個のインダクタ及び２個の
コンデンサから構成されており、遅延した信号Ｂ
をオア・ゲート４８に供給する。オア・ゲート４
８からの非反転及び反転出力信号をバツフア５２
の反転及び非反転入力端子にそれぞれ供給する
と、このバツフア５２はクロツク・パルスCLK
の立下がり縁に同期して立上がる６ナノ秒のパル
ス幅の出力パルスＣを発生する。インバータとし
てのナンド・ゲート５４を介して、この出力パル
スＣを相補的増幅器５６に転送し、パルスＣに同
期すると共にパルス幅が６ナノ秒の入力サンプリ
ング信号Ｓ−Ａを発生する。入力サンプリング・
クロツク発生部４２−Ｂの構成は、発生部４２−
Ａの構成と同じであるから詳細な説明は省略す
る。しかし、クロツク・パルスCLKに対し２分
の１サイクルだけ位相のずれたクロツク・パルス
CLKを発生部４２−Ｂに供給するので、クロツ
ク・パルスＳ−ＢはパルスＳ−Ａよりも２分の１
サイクルだけシフトしている。
る。クロツク発生器４０は、１対の入力サンプリ
ング・クロツク発生部４２−Ａ及び４２−Ｂ、１
対の転送／出力サンプリング・クロツク発生部４
４−Ａ及び４４−Ｂ、並びに付加的なロジツク回
路から構成されている。次に、第３図のタイミン
グ波形図を参照してクロツク発生器４０を詳細に
説明する。入力サンプリング・クロツク発生部４
２−Ａにおいて、バツフア４６は時間制御回路３
８からのクロツク信号CLKを受ける。バツフア
４６からの非反転出力信号Ａはオア（ノア）ゲー
ト４８に直接供給し、反転出力信号は遅延回路５
０により約６ナノ秒だけ遅延させる。この遅延回
路５０は、抵抗器、２個のインダクタ及び２個の
コンデンサから構成されており、遅延した信号Ｂ
をオア・ゲート４８に供給する。オア・ゲート４
８からの非反転及び反転出力信号をバツフア５２
の反転及び非反転入力端子にそれぞれ供給する
と、このバツフア５２はクロツク・パルスCLK
の立下がり縁に同期して立上がる６ナノ秒のパル
ス幅の出力パルスＣを発生する。インバータとし
てのナンド・ゲート５４を介して、この出力パル
スＣを相補的増幅器５６に転送し、パルスＣに同
期すると共にパルス幅が６ナノ秒の入力サンプリ
ング信号Ｓ−Ａを発生する。入力サンプリング・
クロツク発生部４２−Ｂの構成は、発生部４２−
Ａの構成と同じであるから詳細な説明は省略す
る。しかし、クロツク・パルスCLKに対し２分
の１サイクルだけ位相のずれたクロツク・パルス
CLKを発生部４２−Ｂに供給するので、クロツ
ク・パルスＳ−ＢはパルスＳ−Ａよりも２分の１
サイクルだけシフトしている。
ノア・ゲート５８を介して、高速入力制御パル
スFIをノア・ゲート６０に供給する。これらの
ゲート５８及び６０はインバータとして作用す
る。なお、このパルスFIは、高速入力モードに
おいて「高」であり、低速出力モードにおいて
「低」である。パルスFIのロジツク・レベルによ
り、クロツク・パルスCLK及びの周波数を
制御する。すなわち、第３図に示す如く、パルス
FIが「高」のときのクロツク・パルス周波数は、
パルスFIが「低」のときの周波数よりも高い
（図の例では２倍）。インバータ６２及び６４は、
クロツク・パルスCLK及びをそれぞれ反転
する。転送／出力サンプリング・クロツク発生部
４４−Ａにおいて、ナンド・ゲート６６に、ノ
ア・ゲート６０及びインバータ６２の出力パルス
すなわちパルスFI及び反転したクロツク・パル
スCLKを印加し、このゲート６６の出力パルス
を遅延回路６８により約10ナノ秒だけ遅延させ
る。この遅延回路６８は抵抗器及びコンデンサか
ら構成されており、遅延されたパルスＤを発生す
る。なお、パルスFIが「低」のとき、ゲート６
０からの「低」レベルがゲート６６を閉じるの
で、パルスＤが「高」になることに注意された
い。ナンド・ゲート７０に、ノア・ゲート５８か
らの出力レベル及びインバータ６２からの出力パ
ルスＨを印加し、このゲート７０からの出力パル
スを遅延回路７２により約35ナノ秒だけ遅延させ
る。この遅延回路７２は抵抗器及びコンデンサか
ら構成されており、遅延されたパルスＥを発生す
る。パルスFIが「高」のとき、ゲート５８から
の「低」レベルがゲート７０を閉じるので、パル
スＥは「高」となることに注意されたい。ナン
ド・ゲート７４はパルスＤ及びＥを受け、その出
力パルスＦをナンド・ゲート７６に２つの信号路
を介して、すなわち直接的に及び遅延回路７８を
介して、供給する。ナンド・ゲート７６の出力パ
ルスは、ナンド・ゲート７４の出力パルスＦを遅
延回路７８の出力パルスＧにより多少変調したも
のであり、これを相補的増幅器８０に供給する。
この増幅器８０は、入力サンプリング・パルスＳ
−Ａよりも遅れた転送クロツク・パルスＴ−Ａを
発生する。ナンド・ゲート８２はパルスＤ，Ｅ及
びＨを受け、相補的増幅器８４は、このゲート８
２の出力パルスを受けて出力サンプリング・クロ
ツク・パルスS/H−Ａを発生する。遅延回路６８
及び７２の作用により、パルスS/H−Ａのパルス
幅は、パルスFIが「高」及び「低」のときそれ
ぞれ約10ナノ秒及び35ナノ秒である。転送／出力
サンプリング・クロツク発生部４４−Ｂの構成
は、発生部４４−Ａと同一なので説明を省略す
る。なお、発生部４４−Ｂはインバータ６４の出
力パルスを受けるので、転送クロツク・パルスＴ
−Ｂ及び出力サンプリング・パルスS/H−Ｂは、
それぞれパルスＴ−Ａ及びS/H−Ａよりも２分の
１サイクルだけシフトしている。これらのパルス
Ｓ，Ｔ及びS/Hの位相関係は、デユアルCCD装
置１６の特性に依存している。この実施例におい
ては、高速入力モードの場合、入力サンプリング
及び出力サンプリング・パルスはクロツク・パル
スの前縁（立上がり縁）で発生する。転送クロツ
ク・パルスは、出力サンプリング・パルスの後縁
（立下がり縁）よりも10ナノ秒だけ遅れる。低速
出力モードにおいて、入力サンプリング及び出力
サンプリング・パルスはクロツク・パルスの前縁
で発生し、転送クロツク・パルスは出力サンプリ
ング・パルスの後縁よりも35ナノ秒だけ遅れて発
生する。
スFIをノア・ゲート６０に供給する。これらの
ゲート５８及び６０はインバータとして作用す
る。なお、このパルスFIは、高速入力モードに
おいて「高」であり、低速出力モードにおいて
「低」である。パルスFIのロジツク・レベルによ
り、クロツク・パルスCLK及びの周波数を
制御する。すなわち、第３図に示す如く、パルス
FIが「高」のときのクロツク・パルス周波数は、
パルスFIが「低」のときの周波数よりも高い
（図の例では２倍）。インバータ６２及び６４は、
クロツク・パルスCLK及びをそれぞれ反転
する。転送／出力サンプリング・クロツク発生部
４４−Ａにおいて、ナンド・ゲート６６に、ノ
ア・ゲート６０及びインバータ６２の出力パルス
すなわちパルスFI及び反転したクロツク・パル
スCLKを印加し、このゲート６６の出力パルス
を遅延回路６８により約10ナノ秒だけ遅延させ
る。この遅延回路６８は抵抗器及びコンデンサか
ら構成されており、遅延されたパルスＤを発生す
る。なお、パルスFIが「低」のとき、ゲート６
０からの「低」レベルがゲート６６を閉じるの
で、パルスＤが「高」になることに注意された
い。ナンド・ゲート７０に、ノア・ゲート５８か
らの出力レベル及びインバータ６２からの出力パ
ルスＨを印加し、このゲート７０からの出力パル
スを遅延回路７２により約35ナノ秒だけ遅延させ
る。この遅延回路７２は抵抗器及びコンデンサか
ら構成されており、遅延されたパルスＥを発生す
る。パルスFIが「高」のとき、ゲート５８から
の「低」レベルがゲート７０を閉じるので、パル
スＥは「高」となることに注意されたい。ナン
ド・ゲート７４はパルスＤ及びＥを受け、その出
力パルスＦをナンド・ゲート７６に２つの信号路
を介して、すなわち直接的に及び遅延回路７８を
介して、供給する。ナンド・ゲート７６の出力パ
ルスは、ナンド・ゲート７４の出力パルスＦを遅
延回路７８の出力パルスＧにより多少変調したも
のであり、これを相補的増幅器８０に供給する。
この増幅器８０は、入力サンプリング・パルスＳ
−Ａよりも遅れた転送クロツク・パルスＴ−Ａを
発生する。ナンド・ゲート８２はパルスＤ，Ｅ及
びＨを受け、相補的増幅器８４は、このゲート８
２の出力パルスを受けて出力サンプリング・クロ
ツク・パルスS/H−Ａを発生する。遅延回路６８
及び７２の作用により、パルスS/H−Ａのパルス
幅は、パルスFIが「高」及び「低」のときそれ
ぞれ約10ナノ秒及び35ナノ秒である。転送／出力
サンプリング・クロツク発生部４４−Ｂの構成
は、発生部４４−Ａと同一なので説明を省略す
る。なお、発生部４４−Ｂはインバータ６４の出
力パルスを受けるので、転送クロツク・パルスＴ
−Ｂ及び出力サンプリング・パルスS/H−Ｂは、
それぞれパルスＴ−Ａ及びS/H−Ａよりも２分の
１サイクルだけシフトしている。これらのパルス
Ｓ，Ｔ及びS/Hの位相関係は、デユアルCCD装
置１６の特性に依存している。この実施例におい
ては、高速入力モードの場合、入力サンプリング
及び出力サンプリング・パルスはクロツク・パル
スの前縁（立上がり縁）で発生する。転送クロツ
ク・パルスは、出力サンプリング・パルスの後縁
（立下がり縁）よりも10ナノ秒だけ遅れる。低速
出力モードにおいて、入力サンプリング及び出力
サンプリング・パルスはクロツク・パルスの前縁
で発生し、転送クロツク・パルスは出力サンプリ
ング・パルスの後縁よりも35ナノ秒だけ遅れて発
生する。
再び、第１図に戻り、第４図を参照して本発明
の動作を説明する。減衰器１２は、入力波形例え
ば三角波を適当な増幅に減衰し、増幅器１４は、
この減衰した波形を第４図に示す如くプツシユ・
プル信号Ｉ及びＪに変換する。高速入力モードに
おいて、入力サンプリング・クロツク・パルスＳ
−Ａが「高」に、すなわちクロツク・パルス
CLKが「低」になると、電荷注入ポート１８Ａ
が波形Ｉをサンプルする。同様に、入力サンプリ
ング・クロツク・パルスＳ−Ｂが「高」に、すな
わちクロツク・パルスCLKが「高」になると、
電荷注入ポート１８Ｂが波形Ｊをサンプルする。
第４図において、波形Ｉ及びＪの黒丸はサンプル
点を示す。電荷注入ポート１８Ａ及び１８Ｂは、
サンプルした電圧を電荷Ｋ及びＬに変換する。波
形Ｊのサンプル点が波形Ｉのサンプル点よりも２
分の１クロツク・サイクルだけシフトしている点
に、注意されたい。次の転送クロツク・パルスＴ
−Ａ及びＴ−Ｂにおいて、これら転送クロツク・
パルスが電荷をアナログ・シフト・レジスタ２０
Ａ及び２０Ｂにシフトする。これらシフト・レジ
スタの各々は、例えば455個のセルを有する。連
続したクロツク・サイクルにおいて、転送クロツ
ク・パルスは、電荷が第455番目のセルに達する
まで電荷をセルからセルに次々に転送する。第
455番目のセルに達した電荷は、転送クロツク・
パルスＴ−Ａ及びＴ−Ｂが印加されるとアナロ
グ・シフト・レジスタ２０Ａ及び２０Ｂから出力
する（こぼれる）。最高クロツク・パルス周波数
は、デユアルCCD装置１６の特性により決定す
る。
の動作を説明する。減衰器１２は、入力波形例え
ば三角波を適当な増幅に減衰し、増幅器１４は、
この減衰した波形を第４図に示す如くプツシユ・
プル信号Ｉ及びＪに変換する。高速入力モードに
おいて、入力サンプリング・クロツク・パルスＳ
−Ａが「高」に、すなわちクロツク・パルス
CLKが「低」になると、電荷注入ポート１８Ａ
が波形Ｉをサンプルする。同様に、入力サンプリ
ング・クロツク・パルスＳ−Ｂが「高」に、すな
わちクロツク・パルスCLKが「高」になると、
電荷注入ポート１８Ｂが波形Ｊをサンプルする。
第４図において、波形Ｉ及びＪの黒丸はサンプル
点を示す。電荷注入ポート１８Ａ及び１８Ｂは、
サンプルした電圧を電荷Ｋ及びＬに変換する。波
形Ｊのサンプル点が波形Ｉのサンプル点よりも２
分の１クロツク・サイクルだけシフトしている点
に、注意されたい。次の転送クロツク・パルスＴ
−Ａ及びＴ−Ｂにおいて、これら転送クロツク・
パルスが電荷をアナログ・シフト・レジスタ２０
Ａ及び２０Ｂにシフトする。これらシフト・レジ
スタの各々は、例えば455個のセルを有する。連
続したクロツク・サイクルにおいて、転送クロツ
ク・パルスは、電荷が第455番目のセルに達する
まで電荷をセルからセルに次々に転送する。第
455番目のセルに達した電荷は、転送クロツク・
パルスＴ−Ａ及びＴ−Ｂが印加されるとアナロ
グ・シフト・レジスタ２０Ａ及び２０Ｂから出力
する（こぼれる）。最高クロツク・パルス周波数
は、デユアルCCD装置１６の特性により決定す
る。
トリガ回路３６が増幅器１４の出力波形からト
リガ点を検出すると、この回路３６は、トリガ・
パルスを発生してこれを時間制御回路３８に供給
する。トリガ・パルス発生後所定期間が経過する
と、時間制御回路３８は高速入力モードから低速
出力モードになる。すなわち、高速入力制御パル
スFIが「低」となり、クロツク・パルスCLK及
びの周波数が高速入力モード時よりも低く
なる。低速出力モードが開始すると、転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂがアナログ・シフ
ト・レジスタ２０Ａ及び２０Ｂの各セルの電荷を
順次転送すると共に、出力サンプリング・クロツ
ク・パルスS/H−Ａ及びS/H−Ｂは、アナログ・
シフト・レジスタ２０Ａ及び２０Ｂの第455番目
のセルの電荷を出力増幅器２２Ａ及び２２Ｂにそ
れぞれシフトする。これらの増幅器２２Ａ及び２
２Ｂは、これらの電荷を電圧K′及びL′に変換し
て差動増幅器２４に供給する。電圧K′及びL′の
波形はそれぞれ電荷波形Ｋ及びＬに類似してお
り、これらの電圧は更新されるまで保持される。
したがつて、増幅器２２Ａ及び２２Ｂは最新の出
力電圧を常に発生している。デユアルCCD装置
１６の出力端に発生した電圧は、２個の異なるサ
ンプリング・クロツク・パルスの縁でサンプルさ
れたものである。すなわち、チヤンネルＡ（ブロ
ツク１８Ａ，２０Ａ及び２２Ａにより構成され
る。）が増幅器１４のマイナス（−）側の出力信
号をサンプルする時点と、チヤンネルＢ（ブロツ
ク１８Ｂ，２０Ｂ及び２２Ｂにより構成される。）
がプラス（＋）側の出力信号をサンプルする時点
との間には、２分の１クロツク・サイクルの差が
ある。増幅器２４の出力波形Ｍは、常にデユアル
CCD装置１６の２チヤンネルの最新出力電圧の
和である。一方のチヤンネルのエラー出力は、す
べてのサンプルに生じそのまま出力信号に現われ
る。しかし、他方のチヤンネルのエラー出力も、
同様にすべてのサンプルに生じそのまま出力信号
に現われる。そして、これら出力信号は上述の如
く常に差動増幅器２４に加わつているので、クロ
ツクに関連したノイズ（サンプルに生じたエラー
出力）は、上述の如く差動的に加算されて相殺さ
れるので、出力信号に現われることはない。な
お、信号成分は、プツシユ・プルのため差動的に
加算されても相殺されない。更に、デユアル
CCD装置１６の２つの出力電圧を差動的に結合
することにより、このCCD装置１６の２チヤン
ネルに発生した暗電流を相殺する。CCD装置１
６の２チヤンネルをICの同一のチツプ上に設け
れば、暗電流は一致するのでこの相殺動作は理想
的になる。一方、増幅器２４からの波形Ｍのサン
プル周期は、CCD装置１６の各チヤンネルのサ
ンプリング周期の２分の１となる。
リガ点を検出すると、この回路３６は、トリガ・
パルスを発生してこれを時間制御回路３８に供給
する。トリガ・パルス発生後所定期間が経過する
と、時間制御回路３８は高速入力モードから低速
出力モードになる。すなわち、高速入力制御パル
スFIが「低」となり、クロツク・パルスCLK及
びの周波数が高速入力モード時よりも低く
なる。低速出力モードが開始すると、転送クロツ
ク・パルスＴ−Ａ及びＴ−Ｂがアナログ・シフ
ト・レジスタ２０Ａ及び２０Ｂの各セルの電荷を
順次転送すると共に、出力サンプリング・クロツ
ク・パルスS/H−Ａ及びS/H−Ｂは、アナログ・
シフト・レジスタ２０Ａ及び２０Ｂの第455番目
のセルの電荷を出力増幅器２２Ａ及び２２Ｂにそ
れぞれシフトする。これらの増幅器２２Ａ及び２
２Ｂは、これらの電荷を電圧K′及びL′に変換し
て差動増幅器２４に供給する。電圧K′及びL′の
波形はそれぞれ電荷波形Ｋ及びＬに類似してお
り、これらの電圧は更新されるまで保持される。
したがつて、増幅器２２Ａ及び２２Ｂは最新の出
力電圧を常に発生している。デユアルCCD装置
１６の出力端に発生した電圧は、２個の異なるサ
ンプリング・クロツク・パルスの縁でサンプルさ
れたものである。すなわち、チヤンネルＡ（ブロ
ツク１８Ａ，２０Ａ及び２２Ａにより構成され
る。）が増幅器１４のマイナス（−）側の出力信
号をサンプルする時点と、チヤンネルＢ（ブロツ
ク１８Ｂ，２０Ｂ及び２２Ｂにより構成される。）
がプラス（＋）側の出力信号をサンプルする時点
との間には、２分の１クロツク・サイクルの差が
ある。増幅器２４の出力波形Ｍは、常にデユアル
CCD装置１６の２チヤンネルの最新出力電圧の
和である。一方のチヤンネルのエラー出力は、す
べてのサンプルに生じそのまま出力信号に現われ
る。しかし、他方のチヤンネルのエラー出力も、
同様にすべてのサンプルに生じそのまま出力信号
に現われる。そして、これら出力信号は上述の如
く常に差動増幅器２４に加わつているので、クロ
ツクに関連したノイズ（サンプルに生じたエラー
出力）は、上述の如く差動的に加算されて相殺さ
れるので、出力信号に現われることはない。な
お、信号成分は、プツシユ・プルのため差動的に
加算されても相殺されない。更に、デユアル
CCD装置１６の２つの出力電圧を差動的に結合
することにより、このCCD装置１６の２チヤン
ネルに発生した暗電流を相殺する。CCD装置１
６の２チヤンネルをICの同一のチツプ上に設け
れば、暗電流は一致するのでこの相殺動作は理想
的になる。一方、増幅器２４からの波形Ｍのサン
プル周期は、CCD装置１６の各チヤンネルのサ
ンプリング周期の２分の１となる。
低速出力モードにおいて、時間制御回路３８が
変換開始信号SCをADC２８に供給すると、ADC
２８は波形Ｍをデジタル信号に変換し、メモリ３
０がこれを記憶する。CCD装置１６のクロツク
周波数は低速出力モードにおいては低いので、
ADC２８は安価な低速ADCでよい。よつて、第
１図に示すシステムは、高速アナログ信号を低速
ADC２８によりデジタル化できる。メモリ３０
のデジタル出力信号はDAC３２によりアナログ
信号に変換し、表示器３４により表示する。
変換開始信号SCをADC２８に供給すると、ADC
２８は波形Ｍをデジタル信号に変換し、メモリ３
０がこれを記憶する。CCD装置１６のクロツク
周波数は低速出力モードにおいては低いので、
ADC２８は安価な低速ADCでよい。よつて、第
１図に示すシステムは、高速アナログ信号を低速
ADC２８によりデジタル化できる。メモリ３０
のデジタル出力信号はDAC３２によりアナログ
信号に変換し、表示器３４により表示する。
以上、本発明の好適な一実施例を説明したが、
当業者には本発明の要旨を記載した特許請求の範
囲内において種々の変形・変更をしうることが理
解できるであろう。例えば、電荷転送素子は
CCDの代わりにBBDを使用してもよく、同一チ
ツプ上に設けた２チヤンネルCCD装置のICの代
わりに、１チヤンネルCCD装置のICであつても
２個のICの特性が互いにほぼ等しければ、１チ
ヤンネルCCD装置のICを２個用いてもよい。ま
た、他のデユアルCCD装置、パラフエーズ増幅
器及び差動増幅器を更に第１図の実施例に付加し
てもよい。この場合、付加したパラフエーズ増幅
器に増幅器１４と同じ入力信号を供給し、付加し
たCCD装置に供給する入力及び出力サンプリン
グ・クロツク・パルス並びに転送クロツク・パル
スの位相をCCD装置１６に供給するパルスと90
度ずらし、付加した差動増幅器の出力信号を増幅
器２４の出力信号と加算する。なお、この場合、
増幅器１４が充分な出力信号を発生するならば、
パラフエーズ増幅器を付加する必要はない。この
ようにすれば、サンプリング周波数を４倍にする
こともできる。
当業者には本発明の要旨を記載した特許請求の範
囲内において種々の変形・変更をしうることが理
解できるであろう。例えば、電荷転送素子は
CCDの代わりにBBDを使用してもよく、同一チ
ツプ上に設けた２チヤンネルCCD装置のICの代
わりに、１チヤンネルCCD装置のICであつても
２個のICの特性が互いにほぼ等しければ、１チ
ヤンネルCCD装置のICを２個用いてもよい。ま
た、他のデユアルCCD装置、パラフエーズ増幅
器及び差動増幅器を更に第１図の実施例に付加し
てもよい。この場合、付加したパラフエーズ増幅
器に増幅器１４と同じ入力信号を供給し、付加し
たCCD装置に供給する入力及び出力サンプリン
グ・クロツク・パルス並びに転送クロツク・パル
スの位相をCCD装置１６に供給するパルスと90
度ずらし、付加した差動増幅器の出力信号を増幅
器２４の出力信号と加算する。なお、この場合、
増幅器１４が充分な出力信号を発生するならば、
パラフエーズ増幅器を付加する必要はない。この
ようにすれば、サンプリング周波数を４倍にする
こともできる。
上述の如く、本発明は、アナログ入力信号をプ
ツシユ・プル信号に変換し、１対の電荷転送素子
によりプツシユ・プル入力信号を交互にサンプル
し、これら素子の出力信号を差動増幅器に供給し
ているので、暗電流を相殺できるばかりでなく、
サンプル周期を２分の１又はそれ以上（すなわ
ち、サンプリング周波数を２又はその複数倍）に
でき、したがつて２又はその複数倍のサンプル点
を得ることができ、且つクロツクに関連したノイ
ズを除去することができる。
ツシユ・プル信号に変換し、１対の電荷転送素子
によりプツシユ・プル入力信号を交互にサンプル
し、これら素子の出力信号を差動増幅器に供給し
ているので、暗電流を相殺できるばかりでなく、
サンプル周期を２分の１又はそれ以上（すなわ
ち、サンプリング周波数を２又はその複数倍）に
でき、したがつて２又はその複数倍のサンプル点
を得ることができ、且つクロツクに関連したノイ
ズを除去することができる。
第１図は本発明の実施例を使用したデジタル・
オシロスコープのブロツク図、第２図は第１図の
クロツク発生器の回路図、第３図は第２図の動作
を説明する波形図、第４図は第１図の動作を説明
する波形図である。 ２０Ａ…第１の電荷転送素子、２０Ｂ…第２の
電荷転送素子、２４…差動増幅器、４０…クロツ
ク発生器、CLK，…第１及び第２クロツク
信号。
オシロスコープのブロツク図、第２図は第１図の
クロツク発生器の回路図、第３図は第２図の動作
を説明する波形図、第４図は第１図の動作を説明
する波形図である。 ２０Ａ…第１の電荷転送素子、２０Ｂ…第２の
電荷転送素子、２４…差動増幅器、４０…クロツ
ク発生器、CLK，…第１及び第２クロツク
信号。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号に応じて反転及び非反転ア
ナログ信号を出力するパラフエーズ増幅器と、 該パラフエーズ増幅器からの反転及び非反転ア
ナログ信号をそれぞれ受ける特性のほぼ等しい第
１及び第２電荷転送素子と、 互いに２分の１サイクルだけ位相が異なる第１
及び第２クロツク信号をそれぞれ上記第１及び第
２電荷転送素子に供給するクロツク発生器と、 上記第１及び第２電荷転送素子のアナログ出力
信号を受ける差動増幅器とを具えた電荷転送素子
を有する信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US434976 | 1982-10-18 | ||
| US06/434,976 US4527117A (en) | 1982-10-18 | 1982-10-18 | Signal processing system employing charge transfer devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994299A JPS5994299A (ja) | 1984-05-30 |
| JPS6314439B2 true JPS6314439B2 (ja) | 1988-03-30 |
Family
ID=23726481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195134A Granted JPS5994299A (ja) | 1982-10-18 | 1983-10-18 | 電荷転送素子を有する信号処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4527117A (ja) |
| JP (1) | JPS5994299A (ja) |
| DE (1) | DE3333989C2 (ja) |
| FR (1) | FR2534729B1 (ja) |
| GB (1) | GB2128433B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197867A (ja) * | 1983-04-26 | 1984-11-09 | Shin Kobe Electric Mach Co Ltd | オシロスコ−プ |
| US4623837A (en) | 1985-06-14 | 1986-11-18 | Discovision Associates | Audio/video quality monitoring system |
| DE3881071T2 (de) * | 1987-02-17 | 1993-10-07 | Electronic Decisions Inc | Komplementäre akustische Ladungstransportanordnung und Verfahren. |
| US4808936A (en) * | 1988-03-25 | 1989-02-28 | Tektronix, Inc. | Continuously variable clock delay circuit |
| US5119224A (en) * | 1989-12-14 | 1992-06-02 | Fiber Options Corporation | Apparatus and method for fiber optics communication with dark current correction |
| US5235270A (en) * | 1990-03-19 | 1993-08-10 | Yokogawa Electric Corporation | Waveform measuring device |
| US5235269A (en) * | 1990-03-19 | 1993-08-10 | Yokogawa Electric Corporation | Waveform measuring device |
| DE4030512A1 (de) * | 1990-09-27 | 1992-04-02 | Basf Ag | Verfahren zur herstellung von abs-formmassen |
| FR2670064A1 (fr) * | 1990-11-30 | 1992-06-05 | Philips Electronique Lab | Circuit d'acquisition et appareil de restitution de formes d'ondes. |
| US6072356A (en) * | 1998-06-08 | 2000-06-06 | Tektronix, Inc. | Apparatus for deriving a trigger signal from the AC line |
| WO2013032443A1 (en) * | 2011-08-30 | 2013-03-07 | Agilent Technologies, Inc. | Method and apparatus for converting single-ended signals into differential signals |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3816815A (en) * | 1971-07-06 | 1974-06-11 | Nicolet Instrument Corp | Digital oscilloscope and method of storing and displaying waveforms |
| US3819953A (en) * | 1972-11-22 | 1974-06-25 | Gen Electric | Differential bucket-brigade circuit |
| JPS5128445A (ja) * | 1974-09-03 | 1976-03-10 | Fujitsu Ltd | Teizatsuondenkatensososhi |
-
1982
- 1982-10-18 US US06/434,976 patent/US4527117A/en not_active Expired - Lifetime
-
1983
- 1983-09-20 DE DE3333989A patent/DE3333989C2/de not_active Expired
- 1983-09-23 GB GB08325487A patent/GB2128433B/en not_active Expired
- 1983-10-18 FR FR8316563A patent/FR2534729B1/fr not_active Expired
- 1983-10-18 JP JP58195134A patent/JPS5994299A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2534729B1 (fr) | 1988-08-26 |
| DE3333989A1 (de) | 1984-04-19 |
| DE3333989C2 (de) | 1986-05-22 |
| GB2128433A (en) | 1984-04-26 |
| GB8325487D0 (en) | 1983-10-26 |
| US4527117A (en) | 1985-07-02 |
| FR2534729A1 (fr) | 1984-04-20 |
| JPS5994299A (ja) | 1984-05-30 |
| GB2128433B (en) | 1986-02-12 |
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