JPH0787375B2 - Ｐｗｍ型ｄ／ａ変換器 - Google Patents
Ｐｗｍ型ｄ／ａ変換器Info
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- JPH0787375B2 JPH0787375B2 JP1190962A JP19096289A JPH0787375B2 JP H0787375 B2 JPH0787375 B2 JP H0787375B2 JP 1190962 A JP1190962 A JP 1190962A JP 19096289 A JP19096289 A JP 19096289A JP H0787375 B2 JPH0787375 B2 JP H0787375B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は比較的高速・高精度が要求される、例えばPCM
オーディオ信号の復調等に使用されるPWM（Pules Width
Modulation）型D/A変換器に関する。
オーディオ信号の復調等に使用されるPWM（Pules Width
Modulation）型D/A変換器に関する。
（従来の技術） PWM型D/A変換器（以下、PWM変換器と記す）を用いるこ
とによってPCMオーディオ信号等を復調（D/A変換）する
場合は、復調された信号に位相誤差が生じないように、
ある一定のタイミング位置を中心に時間的対称な波形で
変換する必要がある。
とによってPCMオーディオ信号等を復調（D/A変換）する
場合は、復調された信号に位相誤差が生じないように、
ある一定のタイミング位置を中心に時間的対称な波形で
変換する必要がある。
第12図は従来のPWM型D/A変換器の変換出力波形を示す図
である。
である。
同図において、 ＋３〜−３の７値はデジタル入力信号の値Ｔは入力信号
の周期（入力サンプル周期））ｔは変換に必要なクロッ
ク信号CKの周期である。
の周期（入力サンプル周期））ｔは変換に必要なクロッ
ク信号CKの周期である。
この入力信号をPWM信号に変換し得る分解能ｍは、 となる。同図に示すように、T/t＝16である。から、上
記の式により分解能ｍは７となる。
記の式により分解能ｍは７となる。
従って、＋３〜−３の７値の入力信号に応じたPWM信号
を得ることができる。
を得ることができる。
（発明が解決しようとする課題） 上述したように従来のPWM変換器は、PCMオーディオ信号
等を高速高分解能で復調する必要がある用途では、前述
した式から明らかなように、非常に高い周波数のクロ
ック信号が必要になり、その場合、不要輻射が増加し他
の機器に妨害を与えたり安定な発振素子が得られにくい
等、種々の問題点が生じていた。
等を高速高分解能で復調する必要がある用途では、前述
した式から明らかなように、非常に高い周波数のクロ
ック信号が必要になり、その場合、不要輻射が増加し他
の機器に妨害を与えたり安定な発振素子が得られにくい
等、種々の問題点が生じていた。
本発明は上述の入力信号の周期と分解能とを変更せずに
必要なクロック信号の周波数を低減可能とし、又、入力
信号の周期とクロック信号の周波数を変更せずに分解能
を増加可能とするPWM型D/A変換器を提供することを目的
とする。
必要なクロック信号の周波数を低減可能とし、又、入力
信号の周期とクロック信号の周波数を変更せずに分解能
を増加可能とするPWM型D/A変換器を提供することを目的
とする。
（課題を解決するための手段） 上述した課題を解決するために、本発明は、下記
（１），（２）の構成になるPWM型D/A変換器を提供す
る。
（１），（２）の構成になるPWM型D/A変換器を提供す
る。
（１） 一定周期（入力サンプル周期）毎に入力される
デジタル入力信号を順次交互に奇数番目の入力信号、偶
数番目の入力信号とし、前記奇数番目の入力信号に対す
る出力の基準タイミング位置を奇数番目の基準タイミン
グ位置とし、前記奇数番目の基準タイミング位置より、
前記一定周期（入力サンプル周期）に相当する時間だけ
遅れたタイミング位置である前記偶数番目の入力信号に
対する出力の基準タイミング位置を偶数番目の基準タイ
ミング位置とするとき、前記デジタル入力信号が入力さ
れ、出力信号ＡのＬレベルからＨレベルへの立上がりの
タイミング位置が前記奇数番目の基準タイミング位置を
基準にして前記奇数番目の入力信号の値に応じてその値
が大きいほど早いタイミング位置になるように設定（第
４図，第17図に例示）され、前記出力信号ＡのＨレベル
からＬレベルの立下がりのタイミング位置が前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図，第18図に例示）され
て、前記出力信号Ａの立上がりから立下がりまでのパル
ス幅が奇数番目の入力信号の値と次に入力される偶数番
目の入力信号の値とにより決まる第１のPWM変換器と、 前記デジタル入力信号が入力され、出力信号ＢのＨレベ
ルからＬレベルの立下がりのタイミング位置が前記奇数
番目の基準タイミング位置を基準にして前記奇数番目の
入力信号の値に応じてその値が大きいほど遅いタイミン
グ位置になるように設定（第５図，第18図に例示）さ
れ、前記出力信号ＢのＬレベルからＨレベルへの立上が
りのタイミング位置が前記偶数番目の基準タイミング位
置を基準にして前記偶数番目の入力信号の値に応じてそ
の値が大きいほど早いタイミング位置になるように設定
（第４図，第17図に例示）されて、前記出力信号Ｂの立
上がりから立下がりまでのパルス幅が偶数番目の入力信
号の値と次に入力される奇数番目の入力信号の値となる
より決まる第２のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第２のPWM変換
器の出力信号Ｂとを加算して和信号（Ａ＋Ｂ）を出力す
るアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。
デジタル入力信号を順次交互に奇数番目の入力信号、偶
数番目の入力信号とし、前記奇数番目の入力信号に対す
る出力の基準タイミング位置を奇数番目の基準タイミン
グ位置とし、前記奇数番目の基準タイミング位置より、
前記一定周期（入力サンプル周期）に相当する時間だけ
遅れたタイミング位置である前記偶数番目の入力信号に
対する出力の基準タイミング位置を偶数番目の基準タイ
ミング位置とするとき、前記デジタル入力信号が入力さ
れ、出力信号ＡのＬレベルからＨレベルへの立上がりの
タイミング位置が前記奇数番目の基準タイミング位置を
基準にして前記奇数番目の入力信号の値に応じてその値
が大きいほど早いタイミング位置になるように設定（第
４図，第17図に例示）され、前記出力信号ＡのＨレベル
からＬレベルの立下がりのタイミング位置が前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図，第18図に例示）され
て、前記出力信号Ａの立上がりから立下がりまでのパル
ス幅が奇数番目の入力信号の値と次に入力される偶数番
目の入力信号の値とにより決まる第１のPWM変換器と、 前記デジタル入力信号が入力され、出力信号ＢのＨレベ
ルからＬレベルの立下がりのタイミング位置が前記奇数
番目の基準タイミング位置を基準にして前記奇数番目の
入力信号の値に応じてその値が大きいほど遅いタイミン
グ位置になるように設定（第５図，第18図に例示）さ
れ、前記出力信号ＢのＬレベルからＨレベルへの立上が
りのタイミング位置が前記偶数番目の基準タイミング位
置を基準にして前記偶数番目の入力信号の値に応じてそ
の値が大きいほど早いタイミング位置になるように設定
（第４図，第17図に例示）されて、前記出力信号Ｂの立
上がりから立下がりまでのパルス幅が偶数番目の入力信
号の値と次に入力される奇数番目の入力信号の値となる
より決まる第２のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第２のPWM変換
器の出力信号Ｂとを加算して和信号（Ａ＋Ｂ）を出力す
るアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。
（２） 一定周期（入力サンプル周期）毎に入力される
デジタル入力信号を順次交互に奇数番目の入力信号、偶
数番目の入力信号とし、前記奇数番目の入力信号に対す
る出力の基準タイミング位置を奇数番目の基準タイミン
グ位置とし、前記奇数番目の基準タイミング位置より前
記一定周期（入力サンプル周期）に相当する時間だけ遅
れたタイミング位置である前記偶数番目の入力信号に対
する出力の基準タイミング位置を偶数番目の基準タイミ
ング位置とするとき、前記デジタル入力信号が入力さ
れ、出力信号ＡのＬレベルからＨレベルへの立上がりの
タイミング位置が前記奇数番目の基準タイミング位置を
基準にして前記奇数番目の入力信号の値に応じてその値
が大きいほど早いタイミング位置になるように設定（第
４図，第17図に例示）され、前記出力信号ＡのＨレベル
からＬレベルの立下がりのタイミング位置が前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図，第18図に例示）され
て、前記出力信号Ａの立上がりから立下がりまでのパル
ス幅が前記奇数番目の入力信号の値と次に入力される偶
数番目の入力信号の値とにより決まる第１のPWM変換器
と、 前記デジタル入力信号が入力され、出力信号ＣとＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記奇
数番目の基準タイミング位置を基準にして前記奇数番目
の入力信号の値の基準対称値に応じて入力信号の値が大
きいほど遅いタイミング位置にるように設定（第15図，
第19図に例示）され、前記出力信号ＣのＨレベルからＬ
レベルへの立下がりのタイミング位置が前記偶数番目の
基準タイミング位置を基準にして前記偶数番目の入力信
号の値の基準対称値に応じて入力信号の値が大きいほど
早いタイミング位置になるように設定（第16図，第20図
に例示）されて、前記出力信号Ｃの立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値の基準対称
値と次に入力される偶数番目の入力信号の値の基準対称
値とにより決まる第３のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第３のPWM変換
器の出力信号Ｃとを減算して差信号（Ａ−Ｃ）あるいは
差信号（Ｃ−Ａ）を出力するアナログ減算器とより成
り、 前記デジタル入力信号に対応したアナログ信号が前期ア
ナログ減算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。
デジタル入力信号を順次交互に奇数番目の入力信号、偶
数番目の入力信号とし、前記奇数番目の入力信号に対す
る出力の基準タイミング位置を奇数番目の基準タイミン
グ位置とし、前記奇数番目の基準タイミング位置より前
記一定周期（入力サンプル周期）に相当する時間だけ遅
れたタイミング位置である前記偶数番目の入力信号に対
する出力の基準タイミング位置を偶数番目の基準タイミ
ング位置とするとき、前記デジタル入力信号が入力さ
れ、出力信号ＡのＬレベルからＨレベルへの立上がりの
タイミング位置が前記奇数番目の基準タイミング位置を
基準にして前記奇数番目の入力信号の値に応じてその値
が大きいほど早いタイミング位置になるように設定（第
４図，第17図に例示）され、前記出力信号ＡのＨレベル
からＬレベルの立下がりのタイミング位置が前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図，第18図に例示）され
て、前記出力信号Ａの立上がりから立下がりまでのパル
ス幅が前記奇数番目の入力信号の値と次に入力される偶
数番目の入力信号の値とにより決まる第１のPWM変換器
と、 前記デジタル入力信号が入力され、出力信号ＣとＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記奇
数番目の基準タイミング位置を基準にして前記奇数番目
の入力信号の値の基準対称値に応じて入力信号の値が大
きいほど遅いタイミング位置にるように設定（第15図，
第19図に例示）され、前記出力信号ＣのＨレベルからＬ
レベルへの立下がりのタイミング位置が前記偶数番目の
基準タイミング位置を基準にして前記偶数番目の入力信
号の値の基準対称値に応じて入力信号の値が大きいほど
早いタイミング位置になるように設定（第16図，第20図
に例示）されて、前記出力信号Ｃの立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値の基準対称
値と次に入力される偶数番目の入力信号の値の基準対称
値とにより決まる第３のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第３のPWM変換
器の出力信号Ｃとを減算して差信号（Ａ−Ｃ）あるいは
差信号（Ｃ−Ａ）を出力するアナログ減算器とより成
り、 前記デジタル入力信号に対応したアナログ信号が前期ア
ナログ減算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。
（実施例） 以下、本発明になるPWM型D/A変換器を第１図〜第20図に
沿って説明する。ここではT/t＝８の場合につき説明す
る。
沿って説明する。ここではT/t＝８の場合につき説明す
る。
第１図〜第３図は本発明になるPWM型D/A変換器の第１実
施例〜第３実施例を示すブロック構成図，第４図，第５
図，第15図，第16図はPWM信号Ａ〜Ｃに係る変換出力波
形を示す図、第６図は本発明の第１実施例〜第３実施例
の各構成部分の入出力信号を示す図、第７図は本発明に
なるPWM型D/A変換器の変換出力波形を示す図、第８図は
本発明と同一条件の従来のPWM変換器の変換出力波形を
示す図、第９図〜第11図は入力サンプル周期Ｔを越える
範囲で設定された変換出力波形に係る本発明の第１実施
例〜第３実施例の各構成部分の入出力信号を示す図であ
る。
施例〜第３実施例を示すブロック構成図，第４図，第５
図，第15図，第16図はPWM信号Ａ〜Ｃに係る変換出力波
形を示す図、第６図は本発明の第１実施例〜第３実施例
の各構成部分の入出力信号を示す図、第７図は本発明に
なるPWM型D/A変換器の変換出力波形を示す図、第８図は
本発明と同一条件の従来のPWM変換器の変換出力波形を
示す図、第９図〜第11図は入力サンプル周期Ｔを越える
範囲で設定された変換出力波形に係る本発明の第１実施
例〜第３実施例の各構成部分の入出力信号を示す図であ
る。
以下において、一定周期（入力サンプル周期）毎に入力
されるデジタル入力信号を順次交互に奇数番号の入力信
号、偶数番目の入力信号とし、奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、そのタイミング位置から入力サンプル周
期に相当する時間だけ遅れたタイミング位置を偶数番目
の基準タイミング位置として説明する。
されるデジタル入力信号を順次交互に奇数番号の入力信
号、偶数番目の入力信号とし、奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、そのタイミング位置から入力サンプル周
期に相当する時間だけ遅れたタイミング位置を偶数番目
の基準タイミング位置として説明する。
本発明の第１実施例は第１図に示すように、入力端子７
に印加されたデジタル入力信号が第１のPWM変換器１でP
WM信号ＡにD/A変換されると同時に、第２のPWM変換器２
でPWM信号ＢにD/A変換される。そして、これらPWM信号
A,Bはアナログ加算器５にて加算された後、出力端子８
から和信号であるPWM信号（Ａ＋Ｂ）が出力される。
に印加されたデジタル入力信号が第１のPWM変換器１でP
WM信号ＡにD/A変換されると同時に、第２のPWM変換器２
でPWM信号ＢにD/A変換される。そして、これらPWM信号
A,Bはアナログ加算器５にて加算された後、出力端子８
から和信号であるPWM信号（Ａ＋Ｂ）が出力される。
ここで、奇数番目の入力信号の値により、PWM信号Ａは
第４図に示すタイミングで（即ち、奇数番目の基準タイ
ミング位置を基準として奇数番目の入力信号の値が大き
いほど早いタイミング位置で）、クロック信号CKに同期
して、Ｌレベル（Low Level）からＨレベル（High Leve
l）へ立上がるように設定出力され、又、PWM信号Ｂは第
５図に示すタイミングで（即ち、奇数番目の基準タイミ
ング位置を基準として奇数番目の入力信号の値が大きい
ほど遅いタイミング位置で）、クロック信号CKに同期し
て、ＨレベルからＬレベルへ立下がるように設定出力さ
れる。
第４図に示すタイミングで（即ち、奇数番目の基準タイ
ミング位置を基準として奇数番目の入力信号の値が大き
いほど早いタイミング位置で）、クロック信号CKに同期
して、Ｌレベル（Low Level）からＨレベル（High Leve
l）へ立上がるように設定出力され、又、PWM信号Ｂは第
５図に示すタイミングで（即ち、奇数番目の基準タイミ
ング位置を基準として奇数番目の入力信号の値が大きい
ほど遅いタイミング位置で）、クロック信号CKに同期し
て、ＨレベルからＬレベルへ立下がるように設定出力さ
れる。
そして、この時のPWM信号Ａ、PWM信号Ｂ、PWM信号（Ａ
＋Ｂ）は第６図に夫々図示されている。
＋Ｂ）は第６図に夫々図示されている。
一定周期（入力サンプル周期）経過後、次に入力される
偶数番目の入力信号の値により、PWM信号Ａは第５図に
示すタイミングで（即ち、偶数番目の基準タイミング位
置を基準として偶数番目の入力信号の値が大きいほど遅
いタイミング位置で）、ＨレベルからＬレベルへ立ち下
がるように設定出力され、又、PWM信号Ｂは第４図に示
すタイミングで（即ち、偶数番目の基準タイミング位置
を基準として偶数番目の入力信号の値が大きいほど早い
タイミング位置で）、ＬレベルからＨレベルへ立上がる
ように設定出力される。
偶数番目の入力信号の値により、PWM信号Ａは第５図に
示すタイミングで（即ち、偶数番目の基準タイミング位
置を基準として偶数番目の入力信号の値が大きいほど遅
いタイミング位置で）、ＨレベルからＬレベルへ立ち下
がるように設定出力され、又、PWM信号Ｂは第４図に示
すタイミングで（即ち、偶数番目の基準タイミング位置
を基準として偶数番目の入力信号の値が大きいほど早い
タイミング位置で）、ＬレベルからＨレベルへ立上がる
ように設定出力される。
この偶数番目の入力信号の値に対するPWM信号Ａ（Ｂ）
のタイミング波形は、前述した第６図に示した奇数番目
のときのPWM信号Ｂ（Ａ）の波形になるが、PWM信号（Ａ
＋Ｂ）は同じ波形になる。
のタイミング波形は、前述した第６図に示した奇数番目
のときのPWM信号Ｂ（Ａ）の波形になるが、PWM信号（Ａ
＋Ｂ）は同じ波形になる。
前述の説明で明らかなように、PWM信号Ａの立上りから
立下がりまでのパルス幅は奇数番目の入力信号の値と次
に入力される偶数番目の入力信号の値とにより決まり、
又、PWM信号Ｂの立上がりから立下がりまでのパルス幅
は偶数番目の入力信号の値と次に入力される奇数番目の
入力信号の値とにより決まる。
立下がりまでのパルス幅は奇数番目の入力信号の値と次
に入力される偶数番目の入力信号の値とにより決まり、
又、PWM信号Ｂの立上がりから立下がりまでのパルス幅
は偶数番目の入力信号の値と次に入力される奇数番目の
入力信号の値とにより決まる。
こうして、上記した本発明になるPWM型D/A変換器の変換
出力波形は、第７図に示すように、時間的対称波形な出
力信号として得られる。
出力波形は、第７図に示すように、時間的対称波形な出
力信号として得られる。
この結果、第１図に示すPWM変換器の分解能m1は となる。
即ち、第４図〜第７図に示したようにデジタル入力信号
の値として、＋３〜−３の７値をとり得るものになる。
の値として、＋３〜−３の７値をとり得るものになる。
さて、前述したPWM変換器とT/tの値が同じ条件（T/t＝
８）とした場合、前述した従来のPWM変換器の変換出力
波形は、第８図に示すように、＋１〜−１の３値を有す
るデジタル入力信号に応じたPWM信号しか得られないと
いう点で、＋３〜−３の７値を有するデジタル入力信号
に応じたPWM信号を得られる本発明のものより分解能が
劣る。
８）とした場合、前述した従来のPWM変換器の変換出力
波形は、第８図に示すように、＋１〜−１の３値を有す
るデジタル入力信号に応じたPWM信号しか得られないと
いう点で、＋３〜−３の７値を有するデジタル入力信号
に応じたPWM信号を得られる本発明のものより分解能が
劣る。
又、前述した第12図に示す従来のPWM変換器の変換出力
は、第７図に示す本発明の変換出力と同じ＋３〜−３の
７値に応じたPWM信号が得られるが、この場合、本発明
のものはT/t＝８であれば良いのに対して、従来のもの
はT/t＝16が必要であるから、入力信号の周期と分解能
が本発明のものと同じ場合、２倍の周波数のクロック信
号が必要であることが劣る。
は、第７図に示す本発明の変換出力と同じ＋３〜−３の
７値に応じたPWM信号が得られるが、この場合、本発明
のものはT/t＝８であれば良いのに対して、従来のもの
はT/t＝16が必要であるから、入力信号の周期と分解能
が本発明のものと同じ場合、２倍の周波数のクロック信
号が必要であることが劣る。
本発明は入力信号の周期とクロック信号の周波数が従来
のものと同じ場合、従来のものよりも分解能を（２倍＋
１）に増加できる。
のものと同じ場合、従来のものよりも分解能を（２倍＋
１）に増加できる。
さて、本発明の第２実施例は第２図に示すように、入力
端子７に印加されたデジタル入力信号が第１のPWM変換
器１でPWM信号Ａに変換されると同時に、第３のPWM変換
器３でPWM信号Ｃに変換される。そして、これらPWM信号
A,Cはアナログ減算器６にて減算された後、出力端子８
から差信号であるPWM信号（（Ａ−Ｃ）あるいは（Ｃ−
Ａ））が出力される。なお、第１図に示すものと同一構
成部分には同一符号を付し、その説明を省略した。又、
PWM信号Ａは前述の第１実施例の場合と全く同じである
ので説明を省略する。
端子７に印加されたデジタル入力信号が第１のPWM変換
器１でPWM信号Ａに変換されると同時に、第３のPWM変換
器３でPWM信号Ｃに変換される。そして、これらPWM信号
A,Cはアナログ減算器６にて減算された後、出力端子８
から差信号であるPWM信号（（Ａ−Ｃ）あるいは（Ｃ−
Ａ））が出力される。なお、第１図に示すものと同一構
成部分には同一符号を付し、その説明を省略した。又、
PWM信号Ａは前述の第１実施例の場合と全く同じである
ので説明を省略する。
前記したPWM信号Ｃは奇数番目の入力信号の値の基準対
称値（バイポーラ信号では０を基準とする対称値、即ち
逆極性の値）に応じた第４図の波形出力（例えば入力信
号の値が＋３の場合、第４図に示す−３のタイミング波
形のこと。これは入力信号の値＋３に対する第５図の波
形＋３を反転したものに等しく、第15図に示すタイミン
グ波形）に示されるタイミングで（即ち、奇数番目の基
準タイミング位置を基準として奇数番目の入力信号の値
が大きいほど遅いタイミング位置で）、クロック信号CK
に同期してＬレベルからＨレベルへ立上がるように設定
出力される。
称値（バイポーラ信号では０を基準とする対称値、即ち
逆極性の値）に応じた第４図の波形出力（例えば入力信
号の値が＋３の場合、第４図に示す−３のタイミング波
形のこと。これは入力信号の値＋３に対する第５図の波
形＋３を反転したものに等しく、第15図に示すタイミン
グ波形）に示されるタイミングで（即ち、奇数番目の基
準タイミング位置を基準として奇数番目の入力信号の値
が大きいほど遅いタイミング位置で）、クロック信号CK
に同期してＬレベルからＨレベルへ立上がるように設定
出力される。
又、一定周期（入力サンプル周期）経過後、次に入力さ
れる偶数番目の入力信号の値の基準対称値に応じた第５
図の波形出力（例えば、入力信号の値が＋３の場合、第
５図に示す−３のタイミング波形のこと。これは入力信
号の値＋３に対する第４図の波形＋３を反転したものに
等しく、第16図に示すタイミング波形）に示されるタイ
ミングで（即ち、偶数番目の基準タイミング位置を基準
として偶数番目の入力信号の値が大きいほど早いタイミ
ング位置で）、クロック信号CKに同期してＨレベルから
Ｌレベルへ立ち下がるように設定出力される。
れる偶数番目の入力信号の値の基準対称値に応じた第５
図の波形出力（例えば、入力信号の値が＋３の場合、第
５図に示す−３のタイミング波形のこと。これは入力信
号の値＋３に対する第４図の波形＋３を反転したものに
等しく、第16図に示すタイミング波形）に示されるタイ
ミングで（即ち、偶数番目の基準タイミング位置を基準
として偶数番目の入力信号の値が大きいほど早いタイミ
ング位置で）、クロック信号CKに同期してＨレベルから
Ｌレベルへ立ち下がるように設定出力される。
従って、PWM信号Ｃの立上がりから立下がりまでのパル
ス幅は奇数番目の入力信号の値の基準対称値と次に入力
される偶数番目の入力信号の値の基準対称値とにより決
まる。
ス幅は奇数番目の入力信号の値の基準対称値と次に入力
される偶数番目の入力信号の値の基準対称値とにより決
まる。
以上のように、PWM信号Ｃは前述したPWM変換器２からの
PWM信号Ｂを反転したもの（Ｃ＝）に他ならない。
PWM信号Ｂを反転したもの（Ｃ＝）に他ならない。
ところで、本発明の第３実施例は第３図に示す構成（即
ち、前述した第２図に示すPWM変換器３の代わりに第２
のPWM変換器２とその出力を反転するインバータ４を縦
続接続した構成）のものであり、これ以外の構成は第２
図に示すものと同一であるから同一構成部分には同一符
号を付し、その説明を省略する。
ち、前述した第２図に示すPWM変換器３の代わりに第２
のPWM変換器２とその出力を反転するインバータ４を縦
続接続した構成）のものであり、これ以外の構成は第２
図に示すものと同一であるから同一構成部分には同一符
号を付し、その説明を省略する。
即ち、インバータ４の出力信号は前述したようにPWM
信号Ｃと同一なので第３図の構成は第２図の構成と全く
等価である。
信号Ｃと同一なので第３図の構成は第２図の構成と全く
等価である。
こうして、第２図，第３図に示すように、PWM信号A,Cを
アナログ減算器６にて減算して得た差信号（Ａ−Ｃ）
は、Ｃ＝＝−Ｂであるから、前述した第１図に示すア
ナログ加算器５から出力される和信号（Ａ＋Ｂ）の変換
出力と同一になる。
アナログ減算器６にて減算して得た差信号（Ａ−Ｃ）
は、Ｃ＝＝−Ｂであるから、前述した第１図に示すア
ナログ加算器５から出力される和信号（Ａ＋Ｂ）の変換
出力と同一になる。
奇数番目の入力信号に対する各出力波形は第６図に示さ
れている。
れている。
偶数番目の入力信号に対するPWM信号Ａのタイミング波
形は、第６図に示した奇数番目のときのPWM信号Ｂの波
形になり、PWM信号Ｃのタイミング波形は、第６図に示
した奇数番目のときのPWM信号Ａの波形を反転したもの
になるが、差信号（Ａ−Ｃ）のタイミング波形は、第６
図に示した奇数番目のときの波形と同じになる。
形は、第６図に示した奇数番目のときのPWM信号Ｂの波
形になり、PWM信号Ｃのタイミング波形は、第６図に示
した奇数番目のときのPWM信号Ａの波形を反転したもの
になるが、差信号（Ａ−Ｃ）のタイミング波形は、第６
図に示した奇数番目のときの波形と同じになる。
以上、第２図，第３図のPWM変換器は、第１図のPWM変換
器と同一の変換出力が得られる。
器と同一の変換出力が得られる。
更に、第２図，第３図のPWM変換器は、第１図のPWM変換
器に比して、アナログ減算器６に入力されるPWM信号A,
C,あるいはPWM信号A,に含まれる同相成分の抑圧効果
が得られるので、電源ノイズやPWM変換器で発生する歪
の同相成分を抑圧できるという効果も得られる。
器に比して、アナログ減算器６に入力されるPWM信号A,
C,あるいはPWM信号A,に含まれる同相成分の抑圧効果
が得られるので、電源ノイズやPWM変換器で発生する歪
の同相成分を抑圧できるという効果も得られる。
以上述べたのは、デジタル入力信号の値が通常の０（ゼ
ロ）を含む整数値の場合を例にとり説明した。しかし、
本発明はこのような入力値に限定されるものではなく、
当然他の入力値の場合にも適用できる。
ロ）を含む整数値の場合を例にとり説明した。しかし、
本発明はこのような入力値に限定されるものではなく、
当然他の入力値の場合にも適用できる。
ここでは他の例としてデジタル入力信号の値が奇数値の
みをとる場合に適用する第１〜第３のPWM変換器の各出
力のタイミング波形図を第17図〜第20図に示した。
みをとる場合に適用する第１〜第３のPWM変換器の各出
力のタイミング波形図を第17図〜第20図に示した。
以前の説明と同じT/t＝８の場合の例であり、入力値が
−5,−3,−1,＋1,＋3,＋５の６値である。即ち、分解能
が６値，ステップサイズが２になっている。
−5,−3,−1,＋1,＋3,＋５の６値である。即ち、分解能
が６値，ステップサイズが２になっている。
なお、この入力を−2.5,−1.5,−0.5,＋0.5,＋1.5,＋2.
5の６値，ステップサイズが１として読み替えても良
い。
5の６値，ステップサイズが１として読み替えても良
い。
このような０（ゼロ）を含まない入力値の場合は上述し
た説明において第４図を第17図に、第５図を第18図に、
第15図を第19図に、第16図を第20図に夫々読み替えれば
良いのでその説明は省略する。
た説明において第４図を第17図に、第５図を第18図に、
第15図を第19図に、第16図を第20図に夫々読み替えれば
良いのでその説明は省略する。
これまでの説明で明らかのように、バイポーラ入力信号
の場合には、出力の基準タイミング位置は入力値が０の
時に各PWM変換器の出力が立上がる、あるいは立下がる
べきタイミング位置である。
の場合には、出力の基準タイミング位置は入力値が０の
時に各PWM変換器の出力が立上がる、あるいは立下がる
べきタイミング位置である。
従って、前述のデジタル入力信号の値が奇数値のみをと
る場合には、出力の基準タイミング位置は第17図〜第20
図に示したように、入力値が＋１の時と−１の時に夫々
出力が変化すべきタイミング位置を示すクロックの２つ
のタイミング位置の中間に設定されていることになる。
る場合には、出力の基準タイミング位置は第17図〜第20
図に示したように、入力値が＋１の時と−１の時に夫々
出力が変化すべきタイミング位置を示すクロックの２つ
のタイミング位置の中間に設定されていることになる。
以上まで説明した奇数番目の入力信号と偶数番目の入力
信号とに対する各PWM変換器の出力は整理すると、次の
第１表のタイミング波形例で示される。
信号とに対する各PWM変換器の出力は整理すると、次の
第１表のタイミング波形例で示される。
ところで、前述したものはPWM信号Ａ〜Ｃの出力の立上
がりあるいは立下がりのタイミング位置が入力サンプル
周期の１周期内である場合のものであった。これに対
し、後述するのは上記のタイミング位置が入力サンプル
周期の１周期を越えて存在するときのことについて述べ
る。
がりあるいは立下がりのタイミング位置が入力サンプル
周期の１周期内である場合のものであった。これに対
し、後述するのは上記のタイミング位置が入力サンプル
周期の１周期を越えて存在するときのことについて述べ
る。
即ち、（イ）PWM信号A,Bの出力の立上がりあるいは立下
がりのタイミング位置を１入力サンプル周期Ｔを越える
範囲に亘り設定したり、又、（ロ）前記PWM信号A,Cの立
上がりあるいは立下がりのタイミング位置を１入力サン
プル周期Ｔを越える範囲に亘り設定すると、PWM信号A,
B,,Cの各出力タイミングは、例えば第９図，第10図に
示すようになり、＋７〜−７の15値を有するデジタル入
力信号を変換出力できる。
がりのタイミング位置を１入力サンプル周期Ｔを越える
範囲に亘り設定したり、又、（ロ）前記PWM信号A,Cの立
上がりあるいは立下がりのタイミング位置を１入力サン
プル周期Ｔを越える範囲に亘り設定すると、PWM信号A,
B,,Cの各出力タイミングは、例えば第９図，第10図に
示すようになり、＋７〜−７の15値を有するデジタル入
力信号を変換出力できる。
上記（イ），（ロ）は、夫々、第１図（第１実施例）、
第２図と第３図（第２実施例と第３実施例）の説明にお
いて、第４図を第９図と読み替え、第５図を第10図と読
み替えたものに等しくなる。
第２図と第３図（第２実施例と第３実施例）の説明にお
いて、第４図を第９図と読み替え、第５図を第10図と読
み替えたものに等しくなる。
第９図，第10図は2Tの範囲に亘り、立上がりあるいは立
下がりのタイミング位置が設定されている例である。
下がりのタイミング位置が設定されている例である。
第９図，第10図の破線部は、１つ前の入力信号の値、あ
るいは、１つ後の入力信号の値により影響される範囲を
示す。
るいは、１つ後の入力信号の値により影響される範囲を
示す。
第１図と第２図（第３図）で同じ変換出力Ａ＋Ｂ（＝Ａ
−Ｃ）が得られたように、上記（イ）と（ロ）でも同じ
変換出力が得られる。
−Ｃ）が得られたように、上記（イ）と（ロ）でも同じ
変換出力が得られる。
説定されるタイミング位置の時間幅がＴ＋２（ｎ−１）
ｔ （ｎは自然数）の時、 分解能m3は、 となる。
ｔ （ｎは自然数）の時、 分解能m3は、 となる。
第９図，第10図の場合、＋７〜−７の15値になってお
り、同じ入力信号の周期Ｔとクロック信号の周期ｔに対
して、第４図、第５図の場合よりも（２倍＋１）の分解
能が得られる。
り、同じ入力信号の周期Ｔとクロック信号の周期ｔに対
して、第４図、第５図の場合よりも（２倍＋１）の分解
能が得られる。
但し、連続する２つの入力信号の値を加算した値の絶対
値Ｓが の値を越える場合には、立上がりタイミング位置と立下
がりのタイミング位置が重なり合ってしまい、正しい変
換ができなくなる。
値Ｓが の値を越える場合には、立上がりタイミング位置と立下
がりのタイミング位置が重なり合ってしまい、正しい変
換ができなくなる。
第９図，第10図に示す例では、絶対値Ｓが７を越える
（８以上）と重なり合う。
（８以上）と重なり合う。
従って、上記（イ），（ロ）は、 の条件を満たす入力信号に対し、分解能を増加すること
ができる。
ができる。
これを有効に応用できる入力信号の例としては、ビット
圧縮のために高次のノイズシェーピングを施した信号等
がある。
圧縮のために高次のノイズシェーピングを施した信号等
がある。
入力信号が＋2,−4,＋7,−3,−4,＋2,0,…と続く場合の
上記（イ），（ロ）の出力タイミング波形の例を第11図
に示す。
上記（イ），（ロ）の出力タイミング波形の例を第11図
に示す。
ここでは、出力端子８の波形（Ａ＋Ｂ）あるいは波形
（Ａ−Ｃ）は一見すると時間対称性が害われているよう
だが、これは時間対称波形が重なり合っているためであ
る。
（Ａ−Ｃ）は一見すると時間対称性が害われているよう
だが、これは時間対称波形が重なり合っているためであ
る。
同図において、奇数番目のみの入力信号を変換したもの
がＤ、偶数番目のみの入力信号を変換したものがＥであ
り、D,Eとも時間的対称性を有する波形である。
がＤ、偶数番目のみの入力信号を変換したものがＥであ
り、D,Eとも時間的対称性を有する波形である。
一方、ＤとＥを加算すると、（Ａ＋Ｂ）＝（Ａ−Ｃ）の
波形と全く等しくなる。
波形と全く等しくなる。
従って、出力端子８の信号は時間的対称性は害われてお
らず移送誤差は生じない。
らず移送誤差は生じない。
第13図は本発明になる第1,第２及び第３のPWM変換器の
具体的一例を示す図、第14図は第13図に示す各PWM変換
器の出力タイミング波形図である。
具体的一例を示す図、第14図は第13図に示す各PWM変換
器の出力タイミング波形図である。
第13図に示すように、16個ずつのＤフリップフロップ
（以下DFFと記す）D0〜D15,D0′〜D15′は夫々縦続接続
されており、全てのDFFに第14図にCKで示すクロックを
供給する（第13図では省略している）ことにより、シフ
トレジスタI,IIとして動作する。
（以下DFFと記す）D0〜D15,D0′〜D15′は夫々縦続接続
されており、全てのDFFに第14図にCKで示すクロックを
供給する（第13図では省略している）ことにより、シフ
トレジスタI,IIとして動作する。
デコーダIIIにはデジタル入力信号が供給されており、1
5個の出力J0〜J14（＝Ｊ）と15個の出力K0〜K14（＝
Ｋ）は下記する第２表及び第３表に示すように、供給さ
れるデジタル入力信号の入力値に応じて変換出力され
る。
5個の出力J0〜J14（＝Ｊ）と15個の出力K0〜K14（＝
Ｋ）は下記する第２表及び第３表に示すように、供給さ
れるデジタル入力信号の入力値に応じて変換出力され
る。
第２表はデコーダIIIのＪ出力変換表、第３表はデコー
ダIIIのＫ出力変換表である。これら第２表及び第３表
において「１」はＨレベルを、「０」はレベルを夫々表
わす。
ダIIIのＫ出力変換表である。これら第２表及び第３表
において「１」はＨレベルを、「０」はレベルを夫々表
わす。
さて、第13図に示す信号Ｆと信号Ｇは夫々シフトレジス
タI,IIを構成するDFFのD0〜D15,D0′〜D15′へのデータ
セット用タイミングパルス信号であり、図示しないタイ
ミング生成回路より供給される。信号ＦはデコーダIII
に供給される奇数番目の入力信号に対するデコーダIII
の出力J0〜J14,K0〜K14が確定した後、かつ偶数番目の
入力信号が入力される前の例えば第14図にＦで示すタイ
ミングで、クロックCKの１周期のほぼ1/2期間だけＨレ
ベルになり、又、信号ＧはデコーダIIIに供給される偶
数番目の入力信号に対するデコーダIIIの出力J0〜J14,K
0〜K14が確定した後、同図にＧで示すタイミングで（即
ち、信号Ｆに対して入力サンプル周期Ｔに相当する時間
分遅れたタイミングで）、クロックCKの１周期のほぼ1/
2周期だけＨレベルになる。
タI,IIを構成するDFFのD0〜D15,D0′〜D15′へのデータ
セット用タイミングパルス信号であり、図示しないタイ
ミング生成回路より供給される。信号ＦはデコーダIII
に供給される奇数番目の入力信号に対するデコーダIII
の出力J0〜J14,K0〜K14が確定した後、かつ偶数番目の
入力信号が入力される前の例えば第14図にＦで示すタイ
ミングで、クロックCKの１周期のほぼ1/2期間だけＨレ
ベルになり、又、信号ＧはデコーダIIIに供給される偶
数番目の入力信号に対するデコーダIIIの出力J0〜J14,K
0〜K14が確定した後、同図にＧで示すタイミングで（即
ち、信号Ｆに対して入力サンプル周期Ｔに相当する時間
分遅れたタイミングで）、クロックCKの１周期のほぼ1/
2周期だけＨレベルになる。
DFFのD0〜D15,D0′〜D15′のプリセット（▲▼）端
子に接続されたNAND回路N0〜N14,N0′〜N14′はデコー
ダIIIの出力J0〜J14,K0〜K14を信号Ｆによりゲーティン
グする。つまり、デコーダIIIの出力J0〜J14,K0〜K14の
Ｈレベルの部分のみプリセットされることになる。
子に接続されたNAND回路N0〜N14,N0′〜N14′はデコー
ダIIIの出力J0〜J14,K0〜K14を信号Ｆによりゲーティン
グする。つまり、デコーダIIIの出力J0〜J14,K0〜K14の
Ｈレベルの部分のみプリセットされることになる。
この動作により、PWM変換器の出力A,C（第13図及び第14
図にA,Cに示す）のＬレベルからＨレベルへの立上がり
タイミングの設定が成される。
図にA,Cに示す）のＬレベルからＨレベルへの立上がり
タイミングの設定が成される。
又、DFFのD0〜D15,D0′〜D15′のクリア（▲▼）
端子に接続されたNAND回路N01〜N141,N01′〜N141′は
デコーダIIIの出力J0〜J14,K0〜K14を信号Ｇによりゲー
ティングする。
端子に接続されたNAND回路N01〜N141,N01′〜N141′は
デコーダIIIの出力J0〜J14,K0〜K14を信号Ｇによりゲー
ティングする。
つまり、デコーダIIIの出力J0〜J14,K0〜K14のＨレベル
の部分のみクリア（リセツト）されることになる。この
動作により、上記したPWM変換出力A,CのＨレベルからＬ
レベルへの立ち下がりのタイミングの設定が成される。
の部分のみクリア（リセツト）されることになる。この
動作により、上記したPWM変換出力A,CのＨレベルからＬ
レベルへの立ち下がりのタイミングの設定が成される。
従って、前述した第１のPWM変換器はシフトレジスタＩ
を構成するDFFのD0〜D15、NAND回路N0〜N14,N01〜N14
1、デコーダIIIから構成され、その出力はDFFのD15のＱ
出力（第13図及び第14図に示すＡ）となる。又、前述し
た第２のPWM変換器はシフトレジスタIIを構成するDFFの
D0′〜D15′、NAND回路N0′〜N14′,N01′〜N141′、デ
コーダIIIから構成され、その出力はDFFのD15′の出
力（第13図及び第14図に示すＢ）となり、更に、前述し
た第３のPWM変換器は上記した第２のPWM変換器の構成を
共用しており、その出力はDFFのD15′のＱ出力（第13図
及び第14図に示すＣ）となる。
を構成するDFFのD0〜D15、NAND回路N0〜N14,N01〜N14
1、デコーダIIIから構成され、その出力はDFFのD15のＱ
出力（第13図及び第14図に示すＡ）となる。又、前述し
た第２のPWM変換器はシフトレジスタIIを構成するDFFの
D0′〜D15′、NAND回路N0′〜N14′,N01′〜N141′、デ
コーダIIIから構成され、その出力はDFFのD15′の出
力（第13図及び第14図に示すＢ）となり、更に、前述し
た第３のPWM変換器は上記した第２のPWM変換器の構成を
共用しており、その出力はDFFのD15′のＱ出力（第13図
及び第14図に示すＣ）となる。
よって、第１図の構成のD/A変換器は前記D15のＱ出力
（Ａ）と前記D15′の出力（Ｂ）とをアナログ加算器
により加算することで実現される。
（Ａ）と前記D15′の出力（Ｂ）とをアナログ加算器
により加算することで実現される。
又、第２図の構成のD/A変換器は前記D15のＱ出力（Ａ）
と前記D15′のＱ出力（Ｃ）とをアナログ減算器により
減算することで実現される。
と前記D15′のＱ出力（Ｃ）とをアナログ減算器により
減算することで実現される。
更に、第３図の構成のD/A変換器は前記D15′の出力
（Ｂ）をインバータで反転しそのインバータの出力
（）と前記D15のＱ出力（Ａ）とをアナログ減算器に
より減算することで実現されるが、インバータの出力
（）と前記D15′のＱ出力（Ｃ）とは同じ信号にな
り、この場合前述した第２図の構成と全く等価になる。
（Ｂ）をインバータで反転しそのインバータの出力
（）と前記D15のＱ出力（Ａ）とをアナログ減算器に
より減算することで実現されるが、インバータの出力
（）と前記D15′のＱ出力（Ｃ）とは同じ信号にな
り、この場合前述した第２図の構成と全く等価になる。
以上、本発明をT/t＝８の場合を例にとり入力信号をバ
イポーラ信号として説明したが、本発明はこれらに限定
されるものでなく、又、アナログ加算器５やアナログ減
算器６に積分要素を含んだものを用いる等、種々の追加
変更が可能なことはいうまでもない。
イポーラ信号として説明したが、本発明はこれらに限定
されるものでなく、又、アナログ加算器５やアナログ減
算器６に積分要素を含んだものを用いる等、種々の追加
変更が可能なことはいうまでもない。
（発明の効果） 以上のように本願によれば、入力信号の周期と分解能を
変更せずに、必要なクロック信号の周波数を下げること
により不要輻射を低減でき、又、クロック信号の周波数
を下げることができるから、安定な発振素子を使えるよ
うになり、更に、入力信号の周期とクロック信号の周波
数を変更せずに分解能を増加させることにより、より制
度の高い変換が可能となる等の効果がある。
変更せずに、必要なクロック信号の周波数を下げること
により不要輻射を低減でき、又、クロック信号の周波数
を下げることができるから、安定な発振素子を使えるよ
うになり、更に、入力信号の周期とクロック信号の周波
数を変更せずに分解能を増加させることにより、より制
度の高い変換が可能となる等の効果がある。
第１図〜第３図は本発明になるPWM型D/A変換器の第１実
施例〜第３実施例を示すブロック構成図、第４図，第５
図はPWM信号Ａ〜Ｃに係る変換出力波形を示す図、第６
図は本発明の第１実施例〜第３実施例の各構成部分の入
出力信号を示す図、第７図は本発明になるPWM型D/A変換
器の変換出力波形を示す図、第８図は本発明と同一条件
の従来のPWM変換器の変換出力波形を示す図、第９図〜
第11図は入力信号の周期Ｔを越える範囲で設定された変
換出力波形に係る本発明の第１実施例〜第３実施例の各
構成部分の入出力信号を示す図、第12図は従来のPWM型D
/A変換器の変換出力波形を示す図、第13図は本発明によ
るPWM変換器の具体的一例を示す図、第14図は第13図に
示すPWM変換器出力タイミング波形図、第15図，第16図
はPWM信号C,に係る変換出力波形を示す図、第17図〜
第20図はデジタル入力信号の値が奇数値のみをとる場合
のPWM信号A,B,C,に係る変換出力波形を示す図であ
る。 １……第１のPWM変換器、 ２……第２のPWM変換器、 ３……第３のPWM変換器、４……インバータ、 ５……加算器、６……減算器、７……入力端子、 ８……出力端子。
施例〜第３実施例を示すブロック構成図、第４図，第５
図はPWM信号Ａ〜Ｃに係る変換出力波形を示す図、第６
図は本発明の第１実施例〜第３実施例の各構成部分の入
出力信号を示す図、第７図は本発明になるPWM型D/A変換
器の変換出力波形を示す図、第８図は本発明と同一条件
の従来のPWM変換器の変換出力波形を示す図、第９図〜
第11図は入力信号の周期Ｔを越える範囲で設定された変
換出力波形に係る本発明の第１実施例〜第３実施例の各
構成部分の入出力信号を示す図、第12図は従来のPWM型D
/A変換器の変換出力波形を示す図、第13図は本発明によ
るPWM変換器の具体的一例を示す図、第14図は第13図に
示すPWM変換器出力タイミング波形図、第15図，第16図
はPWM信号C,に係る変換出力波形を示す図、第17図〜
第20図はデジタル入力信号の値が奇数値のみをとる場合
のPWM信号A,B,C,に係る変換出力波形を示す図であ
る。 １……第１のPWM変換器、 ２……第２のPWM変換器、 ３……第３のPWM変換器、４……インバータ、 ５……加算器、６……減算器、７……入力端子、 ８……出力端子。
Claims (2)
- 【請求項１】一定周期毎に入力されるデジタル入力信号
を順次交互に奇数番目の入力信号、偶数番目の入力信号
とし、前記奇数番目の入力信号に対する出力の基準タイ
ミング位置を奇数番目の基準タイミング位置とし、前記
奇数番目の基準タイミング位置より前記一定周期に相当
する時間だけ遅れたタイミング位置である前記偶数番目
の入力信号に対する出力の基準タイミング位置を偶数番
目の基準タイミング位置とするとき、前記デジタル入力
信号が入力され、出力信号ＡのＬレベルからＨレベルへ
の立上がりのタイミング位置が前記奇数番目の基準タイ
ミング位置を基準にして前記奇数番目の入力信号の値に
応じてその値が大きいほど早いタイミング位置になるよ
うに設定され、前記出力信号ＡのＨレベルからＬレベル
の立下がりのタイミング位置が前記偶数番目の基準タイ
ミング位置を基準にして前記偶数番目の入力信号の値に
応じてその値が大きいほど遅いタイミング位置になるよ
うに設定されて、前記出力信号Ａの立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値と次に入力
される偶数番目の入力信号の値とにより決まる第１のPW
M変換器と、 前記デジタル入力信号が入力され、出力信号ＢのＨレベ
ルからＬレベルの立下がりのタイミング位置が前記奇数
番目の基準タイミング位置を基準にして前記奇数番目の
入力信号の値に応じてその値が大きいほど遅いタイミン
グ位置になるように設定され、前記出力信号ＢのＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記偶
数番目の基準タイミング位置を基準にして前記偶数番目
の入力信号の値に応じてその値が大きいほど早いタイミ
ング位置になるように設定されて、前記出力信号Ｂの立
上がりから立下がりまでのパルス幅が偶数番目の入力信
号の値と次に入力される奇数番目の入力信号の値とによ
り決まる第２のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第２のPWM変換
器の出力信号Ｂとを加算して和信号（Ａ＋Ｂ）を出力す
るアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。 - 【請求項２】一定周期毎に入力されるデジタル入力信号
を順次交互に奇数番目の入力信号、偶数番目の入力信号
とし、前記奇数番目の入力信号に対する出力の基準タイ
ミング位置を奇数番目の基準タイミング位置とし、前記
奇数番目の基準タイミング位置より前記一定周期に相当
する時間だけ遅れたタイミング位置である前記偶数番目
の入力信号に対する出力の基準タイミング位置を偶数番
目の基準タイミング位置とするとき、前記デジタル入力
信号が入力され、出力信号ＡのＬレベルからＨレベルへ
の立上がりのタイミング位置が前記奇数番目の基準タイ
ミング位置を基準にして前記奇数番目の入力信号の値に
応じてその値が大きいほど早いタイミング位置になるよ
うに設定され、前記出力信号ＡのＨレベルからＬレベル
の立下がりのタイミング位置が前記偶数番目の基準タイ
ミング位置を基準にして前記偶数番目の入力信号の値に
応じてその値が大きいほど遅いタイミング位置になるよ
うに設定されて、前記出力信号Ａの立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値と次に入力
される偶数番目の入力信号の値とにより決まる第１のPW
M変換器と、 前記デジタル入力信号が入力され、出力信号ＣとＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記奇
数番目の基準タイミング位置を基準にして前記奇数番目
の入力信号の値の基準対称値に応じて入力信号の値が大
きいほど遅いタイミング位置にるように設定され、前記
出力信号ＣのＨレベルからＬレベルへの立下がりのタイ
ミング位置が前記偶数番目の基準タイミング位置を基準
にして前記偶数番目の入力信号の値の基準対称値に応じ
て入力信号の値が大きいほど早いタイミング位置になる
ように設定されて、前記出力信号Ｃの立上がりから立下
がりまでのパルス幅が奇数番目の入力信号の値の基準対
称値と次に入力される偶数番目の入力信号の値の基準対
称値とにより決まる第３のPWM変換器と、 前記第１のPWM変換器の出力信号Ａと前記第３のPWM変換
器の出力信号Ｃとを減算して差信号（Ａ−Ｃ）あるいは
差信号（Ｃ−Ａ）を出力するアナログ減算器とより成
り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ減算器の出力より得られるようにしたことを特徴
とするPWM型D/A変換器。
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