JPH0346919B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ入力信号の高速取込・一時記
憶に適した電荷転送装置に関する。

〔従来技術〕

近年のシリコンプレーナ技術の進歩により、デ
ジタル及びアナログ信号処理の分野において、性
能及び費用の面で革命ともいうべき状態が起き
た。この進歩における重要な１ステツプは、入力
信号の多数のサンプルを記憶することのできる電
荷転送構造の開発であつた。信号処理装置におけ
る電荷転送素子の利点は、信号を記憶できること
に加えて、実時間で動作する必要がないことであ
る。即ち、相の歩進は、その素子に関連した物理
現象によつてではなく、外部から印加するクロツ
ク信号列によつて行われることである。このた
め、この素子は、タスク分割コンピユータ（task
−sharedcomputer）による信号処理を可能にす
る。直列電荷転送構造は、その長さが長くなると
転送効率が悪くなり、入力信号を表わす電荷の位
置誤差が累積されるので、転送長が制限される。
また、高周波数で作動される長い直列レジスタに
おいては転送ゲート容量が増加する。このような
問題は、直列−並列−直列SPS構造を用いたり電
荷転送アレイを切替えたりすることにより軽減で
きた。

〔発明が解決しようとする問題点〕

しかしながら、入力回路、出力増幅器、及び特
にクロツク信号の発生・分配のための回路のよう
な周辺回路によつて素子の最高クロツク周波数が
制限された。

したがつて、本発明の目的は、改良された電荷
転送装置を提供することである。

本発明の他の目的は、アナログ入力信号がサン
プリングされる速度を高めるために切替データ記
憶を行う改良された電荷転送装置を提供すること
である。

本発明の他の目的は、切替入力される複数の遅
延線内の信号伝播用に共通のクロツク信号を用い
る信号取込回路用多重アナログ遅延線記憶素子を
提供することである。

本発明の他の目的は、共通のクロツク駆動回路
を有する多重電荷接合素子CCD遅延線を用いた
アナログ信号取込装置を提供することである。

〔問題点を解決するための手段〕

本発明の電荷転送装置は、複数の直列電荷転送
セルを含み、入力信号の第１の選択された電荷サ
ンプル群を順次転送する第１電荷転送手段と、複
数の直列電荷転送セルを含み、上記入力信号の第
２の選択された電荷サンプル群を順次転送する第
２電荷転送手段と、上記第２及び第１電荷転送手
段に共通接続され、上記第１及び第２直列電荷転
送手段の電荷サンプル群を順次転送させる駆動手
段と、上記入力信号を交互に切り替えて上記第１
及び第２の選択された電荷サンプル群を夫々上記
第１及び第２電荷転送手段に注入する入力手段
と、この入力手段と上記第１及び第２電荷転送手
段の出力端との間に設けられ、上記第１及び第２
電荷転送手段の出力電荷サンプルの出力時点を一
致させる電荷転送調整手段と、上記第１及び第２
直列電荷転送手段の出力信号を同時に検出する出
力検出手段とで構成されている。

〔作用〕

本発明の電荷転送装置では、入力手段により入
力信号を交互に切り替え、２つの電荷転送手段に
電荷サンプルを交互に分割注入し、これら２つの
電荷転送手段に共通の駆動手段を接続して電荷サ
ンプルを順次転送させ、これら２つの電荷転送手
段の出力電荷サンプルに出力時点を一致させるこ
とにより同時に検出するので、出力検出手段が電
荷サンプルを検出する周波数は、入力手段が入力
信号を分割注入する周波数の２分の１となり、実
効サンプリング周波数の半分の周波数で電荷サン
プルを検出することが可能になる。

〔実施例〕

集積回路ICやマイクロプロセツサ技術の進歩
により、オシロスコープ、スペクトラムアナライ
ザ等の計測機器の様相が一変した。即ち、信号取
込・処理回路によつて、アナログ情報が取込まれ
デジタル化され、このデジタルデータは、記憶さ
れた後、この取込信号の特定の特徴を高めたり把
えたりするために入力信号の固有の周波数と異な
る選択可能な周波数でアクセスされ、この処理後
のデジタルデータは表示のために再びアナログ信
号に変換される。

第１図を参照するに、信号取込回路１０は、入
力回路１４の入力端子１２にアナログ入力信号を
受ける。入力回路１４は、例えば前置増幅器、フ
イルタ等を含む。入力回路１５の出力端から入力
信号は次に、信号線１５を介して一時記憶用アナ
ログ信号遅延線１６に入る。入力回路１４と遅延
線１６のクロツク駆動回路２２とを制御するため
のタイミング信号及びクロツクパルスは、マスタ
ークロツク発生器１８及びクロツクタイミング回
路２０によつて発生される。外部ソース２６か
ら、または信号バス２８経由で内部機器マイクロ
プロセツサ（図示せず）からトリガ信号を受ける
トリガ回路２４は、時間軸制御回路３０に接続さ
れ、この制御回路３０は、入力信号取込及び記憶
動作を制御するためタイミング回路２０に接続さ
れる。

従来のオシロスコープでは、トリガ信号によつ
て表示掃引信号を起動し、入力信号の表示を開始
させるようにしていたが、デジタル処理技術にお
いては、トリガ信号発生以前に取込まれた入力信
号の重要な部分を表示することができる。デジタ
ル処理技術では、トリガ信号は入力データの取込
を停止し、取込まれたデータの出力処理を開始さ
せるために用いられることが多い。したがつて、
掃引信号の開始は従来ほど重要ではなくなり、ト
リガ信号は、プリトリガデータ及びポストトリガ
データの境界の点としての新たな重要性をもつよ
うになつた。

信号線１５上の入力信号は、アナログ遅延線１
６の２個の記憶素子３１，３２に切替入力
（demultiplex）され、信号線３３，３４を介し
て同時にサンプル・ホールドＳ／Ｈ回路３６及び
結合増幅器３８，４０に出力される。（Ｓ／Ｈ）
回路３６及び結合増幅器３８，４０は、Ｓ／Ｈ−
MUXタイミング回路４２を通してクロツクタイ
ミング回路２０から導かれたタイミング信号によ
りイネーブルされ、再結合された入力信号は共通
信号線４４を介して逐次比較型アナログデジタル
（Ａ／Ｄ）変換器４６に入力される。Ａ／Ｄ変換
器４６からのデジタルデータは、取込記憶装置４
８に記憶され、その後、更に信号処理を行つたり
表示したりする際にバス５０を介して内部マイク
ロプロセツサの制御の下に読出される。

アナログ遅延線１６は２個のCCD３１，３２
を有するNMOS・ICから成る。CCD３１，３２
は、高速サンプリングと、入力信号の1024サンプ
ルまでの一時的アナログ記憶とを行うアナログシ
フトレジスタとして働く。遅延線１６のアナログ
サンプリング帯域幅は500MHz乃至600MHzであ
り、入力サンプリング速度は500Mサンプル／秒
に及ぶ。信号線１５上の入力信号は、両CCD３
１，３２に印加され、夫々信号線５６，５８のサ
プリング信号Ｓ１、Ｓ３に制御されてCCD３１，
３２に切替入力される。両CCD３１，３２には、
クロツク駆動回路２２からバス６０を介して共通
のクロツク信号が印加される。

第２図は、第１図の遅延線１６を詳細にしたも
のである。CCD３１，３２はいずれも、SPS構
造になつている。尚、以下の説明では、一方の
CCD３２について述べることが多いが、この説
明は殆んど両CCD３１，３２に該当し、CCD３
１内の対応する構成要素は同じ参照符号の後に
“′”を付して第２図に示されている。CCD遅延
線素子３２は、16個の電荷転送セルから成る直列
入力レジスタ６２を有する。この各セルは４個の
電荷転送電極１，２，３，４を有し、この番号付
けされた各電極は、４相クロツク（これは当該分
野で周知の手法でCCD内の電荷のパケツト（か
たまり）を伝播させる）の１相に対応する。夫々
33個の電荷転送セルから成る16個の並列レジスタ
６４によつて、直列入力レジスタ６２は直列出力
レジスタ６６に接続され、周知のSPS・CCD構
造が出来上がる。信号線１５上の入力信号は、直
列入力レジスタ６２，６２′の各入力ダイオード
７０，６８に共通に入力される。チヤンネル１の
CCD３１のサンプリング電極７２には端子５６
からサンプリング信号Ｓ１が印加され、チヤンネ
ル２のCCD３２のサンプリング電極７４には端
子５８からサンプリング信号Ｓ３が印加される。
信号線７６を介して並列レジスタ６４，６４′の
各転送電極Ｔ１に印加される共通タイミング信号
Ｔ１によつて、直列入力レジスタ６２，６２′の
データは夫々並列レジスタ６４，６４′に転送さ
れる。また、信号線７７を介して並列レジスタ６
４，６４′の転送電極Ｔ０に印加される共通タイ
ミング信号Ｔ０によつて、並列レジスタ６４，６
４′のデータは夫々直列出力レジスタ６６，６
６′に転送される。チヤンネル２のCCD３２の直
列入力レジスタ６２には、入力回路（入力ダイオ
ード及びサンプリング電極７４と最初の４電極電
荷転送セルとの間に２つの付加転送電極７８，７
９が設けられているが、チヤンネル１のCCD３
１にはそのような電極は設けられていない。両直
列入力レジスタ６２，６２′の転送電極１〜４に
は夫々クロツク信号φ１Ａ〜φ４Ａが添加され
る。CCD３１，３２の両並列レジスタ６４，６
４′の転送電極１〜４には夫々クロツク信号φ１
Ｂ〜φ４Ｂが印加される。更にCCD３１，３２
の両直列出力レジスタ６６，６６′の転送電極１
〜４には夫々クロツク信号φ１Ｃ〜φ４Ｃが印加
され、両直列出力レジスタ６６，６６′の出力回
路内のリセツトゲート８４，８４′にはリセツト
クロツクＲが印加される。

要するに、第２図のアナログ遅延線はSPS構造
の２チヤンネルを構成する２個の記憶アレイから
成り、各アレイは、16段入力レジスタと、16×33
段記憶アレイと、16段出力レジスタとから成る。
この構成は、高速信号取込のためにフアーストイ
ン・スローアウト（FISO）モードで動作する。
第２図の構成以外に、作動入出力信号を有する２
つのチヤンネルを構成する４個の記憶アレイを単
一基板上に作るようにしてもよい。両チヤンネル
の駆動には共通のクロツク信号が用いられる。

第３図は、第２図の遅延線回路のフアーストイ
ン動作モードを示すタイミング図である。このモ
ードの期間は、φ１Ｃ〜φ４Ｃクロツク及びリセ
ツトクロツクが高レベルに保持される。φ１Ａ〜
φ４Ａクロツク信号は、この実施例では、４相
CCD内で電荷パケツトを転送させる図示のよう
な周知の位相関係で、所望サンプリング周波数の
半分、約250MHzまでの周波数で働く。

信号線１５上の入力信号は、両入力ダイオード
６８，７０に印加され、入力ゲート７２がサンプ
リング信号Ｓ１のパルスで開かれる。すると、入
力信号電荷が入力ダイオード６８で決まるレベル
までＳ１電極７２及びその隣りのφ１電極７３の
下の領域に流れ込む。そこで、入力ゲート７２は
閉じて、φ１電極７３下に信号電荷が残る。同様
に、直列入力レジスタ６２の入力ゲート７４が、
サンプリング信号Ｓ３のパルスによつて開かれる
と、入力信号電荷が、入力ダイオード７０で決ま
るレベルまでＳ３電極７４及びその隣りのφ３電
極７８の下に流入する。そこで、入力ゲート７４
が閉じて、φ３電極７８の下に信号電荷が残る。
チヤンネル2CCD３２とサンプリングクロツクＳ
３の位相をチヤンネル1CCD３１のサンプリング
クロツクＳ１の位相と180°ずらしておくことによ
り、各転送クロツクサイクルにつき連続した２つ
（各チヤンネルに１つ）の入力信号サンプルを取
込むことができる。その後、全信号サンプルは配
列３１，３２内を同時にクロツク駆動され同時に
出力端に現われる。φ２Ａクロツク信号の16番目
毎のパルス発生は禁止され、代りに、T1転送信
号が発生して直列入力レジスタ６２，６２′から
夫々並列レジスタ６４，６４′にデータが転送さ
れる。並列レジスタ６４，６４′内の電荷パケツ
トは、φ1A〜φ4Aの周波数の1/16の周波数を有す
るφ1B〜φ4B信号で転送される。T1信号の33サ
イクル後、両遅延線にはデータが満たされ、遅延
線の動作はフアーストインモードからスローアウ
トモードに切替えられる。そこで、次に第４図の
タイミング図を参照する。スローアウトモードで
は、この実施例のφ1A〜φ4Aクロツク及びφ1C〜
φ4Cクロツクの周波数は500KHzにされ、φ1B〜
φ4Bクロツク及びＴ０クロツクは31.25KHzにさ
れる。各CCD遅延線３１，３２の出力は従来の
周知手法で同時に検出される。例えば各直列出力
レジスタ６６，６６′の出力回路にあるリセツト
MOSトランジスタ８４，８４′に共通のリセツト
信号が印加される。ソースフオロアとして働く出
力増幅器８２，８２′のソースで出力端８０，８
０の電圧変化が検出される。

第２Ａ図は、直列出力レジスタ６６，６６′の
出力回路の他の構成を示す。この例では、出力レ
ジスタ６６′の最後の電荷転送セル９０と出力ゲ
ート８０′との間に２個の付加転送電極８６，８
８が設けられている。リセツトMOSトランジス
タ８４′にはリセツトクロツクＲ２が印加され、
他方の直列出力レジスタ６６の対応するリセツト
MOSトランジスタ８４にはリセツトクロツクＲ
４が印加される。したがつて、第１図について説
明したＳ／Ｈ回路のような外部回路はなくてもよ
い。

４相CCDを用いる遅延線では、入力信号を４
個のCCDレジスタに切替入力することもできる。
これは、第２図の２個のCCD構成について説明
したように入力側に各CCD毎に順次付加転送電
極を設け、入力サンプリング電極に４つの順次異
なる位相のサンプリング信号を印加することによ
つて行える。

以上、本発明の好適実施例について説明した
が、本発明の実施に用いられる構成、配置、比
率、素子、材料、部品等について本発明の要旨を
逸脱することなく種々の変更が行えること当業者
には明らかであろう。

〔発明の効果〕

本発明の電荷転送装置によれば、入力信号を交
互に切り替え第１及び第２の選択された電荷サン
プル群を第１及び第２電荷転送手段に分割注入
し、共通の駆動手段により電荷サンプルを順次転
送させ、２つの電荷転送手段の出力電荷サンプル
の出力時点を一致させることにより同時に検出す
るようにしたので、入力手段における実効サンプ
リング周波数の２分の１の周波数で出力電荷サン
プルを検出することが可能となる。この結果、比
較的低速の出力検出手段を用いてその２倍の実効
周波数で入力信号をサンプリングすることが可能
になる。よつて、低速のアナログ・デジタル変換
器を用いてその２倍の実効周波数でアナログ・デ
ジタル変換を高速に行う場合等に極めて有益であ
る。

【図面の簡単な説明】

第１図は本発明による電荷転送装置の一実施例
のブロツク図、第２及び第２Ａ図は第１図の遅延
線の略線図、第３及び第４図は第１図の装置の動
作を説明するためのタイミング図である。 図中、３２，３１は第１及び第２電荷転送手
段、２２，６０は駆動手段、１４，１５，６８，
７０，７２，７４は入力手段、７８，７９は電荷
転送調整手段、８２，８２′は出力検出手段であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 複数の直列電荷転送セルを含み、入力信号の
   第１の選択された電荷サンプル群を順次転送する
   第１電荷転送手段と、 複数の直列電荷転送セルを含み、上記入力信号
   の第２の選択された電荷サンプル群を順次転送す
   る第２電荷転送手段と、 上記第１及び第１電荷転送手段に共通接続さ
   れ、上記第１及び第２直列電荷転送手段の電荷サ
   ンプル群を順次転送させる駆動手段と、 上記入力信号を交互に切り替えて上記第１及び
   第２の選択された電荷サンプル群を夫々上記第１
   及び第２電荷転送手段に注入する入力手段と、 該入力手段と上記第１及び第２電荷転送手段の
   出力端との間に設けられ、上記第１及び第２電荷
   転送手段の出力電荷サンプルの出力時点を一致さ
   せる電荷転送調整手段と、 上記第１及び第２直列電荷転送手段の出力信号
   を同時に検出する出力検出手段とを具えることを
   特徴とする電荷転送装置。