JPS63144541A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS63144541A JPS63144541A JP61293817A JP29381786A JPS63144541A JP S63144541 A JPS63144541 A JP S63144541A JP 61293817 A JP61293817 A JP 61293817A JP 29381786 A JP29381786 A JP 29381786A JP S63144541 A JPS63144541 A JP S63144541A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- groove
- substrate
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に素子間の絶縁分驕と
して１ｊＩｌｌ壁に絶縁物を肩する溝を用いた半導体装
置に関する。
して１ｊＩｌｌ壁に絶縁物を肩する溝を用いた半導体装
置に関する。
従来、絶縁物と多結晶シリコンが埋設された溝によって
素子間の絶縁分１ｌＩｔ−行っている半導体装置では、
第５図に示す様に、溝壁に形成された絶縁膜１５界面で
の導電層の導電型の反転を防ぐ為に溝形成後にイオン注
入によって溝の底部の広−領域にわたって高濃度のチャ
ンネルストッパ一層１４Ａ（以下Ｃ８層と呼ぶ）を形成
していた。尚第５図において１１はＰ型シリコン基叛、
１２はＮ＋型埋込層、１３はＮ型エピタキシャル層であ
る。
素子間の絶縁分１ｌＩｔ−行っている半導体装置では、
第５図に示す様に、溝壁に形成された絶縁膜１５界面で
の導電層の導電型の反転を防ぐ為に溝形成後にイオン注
入によって溝の底部の広−領域にわたって高濃度のチャ
ンネルストッパ一層１４Ａ（以下Ｃ８層と呼ぶ）を形成
していた。尚第５図において１１はＰ型シリコン基叛、
１２はＮ＋型埋込層、１３はＮ型エピタキシャル層であ
る。
上述した従来の構造では、Ｃ８層１４Ａが溝壁に沿って
溝の浅い所１で形成されている為、Ｃ８層１４Ａがサブ
コレクターとなるＮ＋型埋込層１２と接してしまう。そ
の結果コレクターと基孜間の容ｔ（以下Ｃｃｓと記す）
が増し、素子の動作速度の遅延をもたらすという問題点
がめった。
溝の浅い所１で形成されている為、Ｃ８層１４Ａがサブ
コレクターとなるＮ＋型埋込層１２と接してしまう。そ
の結果コレクターと基孜間の容ｔ（以下Ｃｃｓと記す）
が増し、素子の動作速度の遅延をもたらすという問題点
がめった。
本発明の目的はＣｃｓの増大を防ぎ、動作速度の速い半
導体装置を提供することにある。
導体装置を提供することにある。
本発明の半導体装置は、第１４［型半導体基板上に形ｆ
ｉ！、芒れた高改度の第２導電型埋込層と、この埋込層
上に形成された低！１度の第２導電型エピタキシャルｌ
−とを有し、前記エピタキシャル層表面から前記半導体
基板に達する溝と溝表面に形成された絶縁膜とにエリ素
子間が分離されてなる半導体装置でろって、前記溝の底
面部には底面の幅りり狭い領域に高凝度の第１導を型拡
散層が形成ちれているものでめる。
ｉ！、芒れた高改度の第２導電型埋込層と、この埋込層
上に形成された低！１度の第２導電型エピタキシャルｌ
−とを有し、前記エピタキシャル層表面から前記半導体
基板に達する溝と溝表面に形成された絶縁膜とにエリ素
子間が分離されてなる半導体装置でろって、前記溝の底
面部には底面の幅りり狭い領域に高凝度の第１導を型拡
散層が形成ちれているものでめる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図でろる。
ｗｌ１図に２いて、Ｐ型シリコン基板１１上にはへ＋型
埋込層１２．Ｎ型エピタキシャル層１３が形成されてい
る。そしてこのＮ型エピタキシャル層１３表面からＰ型
シリコン基板１１＆Ｃ達する溝１０が形成されて２す、
この＠１００表向にはシリコン酸化膜１５が形成されて
いる。更に、溝１０の底面部には底面の幅より狭い領域
にＰ“型Ｃ８鳩１４が形成δれている。尚第１図におい
て、１６は溝中に埋込１れた多結晶シリコンである。
埋込層１２．Ｎ型エピタキシャル層１３が形成されてい
る。そしてこのＮ型エピタキシャル層１３表面からＰ型
シリコン基板１１＆Ｃ達する溝１０が形成されて２す、
この＠１００表向にはシリコン酸化膜１５が形成されて
いる。更に、溝１０の底面部には底面の幅より狭い領域
にＰ“型Ｃ８鳩１４が形成δれている。尚第１図におい
て、１６は溝中に埋込１れた多結晶シリコンである。
この工うに栴成嘔れた第１の実施例においては、Ｐ＋型
Ｃ８層１４は溝底面部のは＃よ中心部にのみ形成されて
いるためにＮ＋型埋込層１２と接触することはないため
、（／Ｃ８の増大は抑制される。
Ｃ８層１４は溝底面部のは＃よ中心部にのみ形成されて
いるためにＮ＋型埋込層１２と接触することはないため
、（／Ｃ８の増大は抑制される。
第２図は本発明の第２の実施例の断面図であり、第１図
に示した第１の実施例と異なる所は、Ｐ＋型Ｃ８層１４
が、シリコン酸化膜１５に形成されたＣ８層１４形成の
ための開孔部を介して、＠１０中に埋設され次長結晶シ
リコン１６と電気的に接続していることでるる。この第
２の実施例においては、溝１０は絶縁分離の外、基板電
位の取り出し用として用いることができる。
に示した第１の実施例と異なる所は、Ｐ＋型Ｃ８層１４
が、シリコン酸化膜１５に形成されたＣ８層１４形成の
ための開孔部を介して、＠１０中に埋設され次長結晶シ
リコン１６と電気的に接続していることでるる。この第
２の実施例においては、溝１０は絶縁分離の外、基板電
位の取り出し用として用いることができる。
第３図は本発明の第３の実施例であり、第１図の第１の
実施例と異なる所は、溝ＩＯの内部にはシリコン酸化膜
１５が埋設ちれて−ることでろり、Ｐ＋型Ｃ８層１４は
溝底面の中心部の与に入って″おり、Ｐ 型Ｃ８層と埋
込拡散層の嵌触が防けるため、ＣＣ８の増大はない。
実施例と異なる所は、溝ＩＯの内部にはシリコン酸化膜
１５が埋設ちれて−ることでろり、Ｐ＋型Ｃ８層１４は
溝底面の中心部の与に入って″おり、Ｐ 型Ｃ８層と埋
込拡散層の嵌触が防けるため、ＣＣ８の増大はない。
矢に、本実施例の製造方法について説明する。
第４図（ａｌ〜ｔｅｌは本発明の第１の実施例の製造方
法を説明する几めの工程順に示した半導体チップの断面
図である。
法を説明する几めの工程順に示した半導体チップの断面
図である。
まず第４図園）に示すように、Ｐ型シリコン基敬１１上
にＮ 型埋込層１２．へ型エピタキシャルＮｌ１３’に
形成したのち、シリコン酸化膜１５．シリコン窒化膜２
６をその上に成長させたのち、フォトレジストからなる
マスク２７ｔ−用いて、異方性エツチングを行ないシリ
コン窒化膜２６からＰ型シリコン基叛１１に達する１１
１１１−選択的に形成する。
にＮ 型埋込層１２．へ型エピタキシャルＮｌ１３’に
形成したのち、シリコン酸化膜１５．シリコン窒化膜２
６をその上に成長させたのち、フォトレジストからなる
マスク２７ｔ−用いて、異方性エツチングを行ないシリ
コン窒化膜２６からＰ型シリコン基叛１１に達する１１
１１１−選択的に形成する。
次に第４図ｆｂＪに示す工５ＩＣ％溝１０の内壁を酸化
してシリコン酸化膜１５ｔ−形成し、更に多結晶シリコ
ン１６を成長もぜる。
してシリコン酸化膜１５ｔ−形成し、更に多結晶シリコ
ン１６を成長もぜる。
矢に第４図（Ｃ１に示す工うに、多結晶シリコン１６を
異方性エツチングし、溝１０の側壁のみＶこ多結晶シリ
コン１６ｔ−残す。
異方性エツチングし、溝１０の側壁のみＶこ多結晶シリ
コン１６ｔ−残す。
次１Ｃ第４図ｆｄｌｌｃ示す工うに、側壁Ｖｃ浅っ次長
結晶シリコンｉｆｆマスクにホロンをイオン注入しＰ＋
型Ｃ８）曽１４を形成する。
結晶シリコンｉｆｆマスクにホロンをイオン注入しＰ＋
型Ｃ８）曽１４を形成する。
次にｗ、４図（ｅｌ ＶＣ示す工うに溝１０内に多結晶
シリコン１６Ａを埋設させる。
シリコン１６Ａを埋設させる。
以下多結晶シリコン表面を酸化し、シリコン窒化膜２６
を除去することによって第１図に示した半導体装置が得
られる。
を除去することによって第１図に示した半導体装置が得
られる。
第２図に示した第２の実施例は、第４図ｔｃ＋において
、溝側壁に残した多結晶シリコン１６をマスクに溝１０
の底部のシリコン酸化ｍ１５１＆：除去し、ボロン拡散
を行ってＰ＋型Ｃ８層１４を形成し、更に多結晶シリコ
ンを埋設し表向を酸化する事に二って得られる。
、溝側壁に残した多結晶シリコン１６をマスクに溝１０
の底部のシリコン酸化ｍ１５１＆：除去し、ボロン拡散
を行ってＰ＋型Ｃ８層１４を形成し、更に多結晶シリコ
ンを埋設し表向を酸化する事に二って得られる。
又、第３図に示した第３の実施例は、第４図（ｄ）に示
し友工うに、第１の実施例と同様に側壁に残し次長結晶
シリコン１６をマスクにボロンをイオン注入してＰ＋型
Ｃ８層１４を形成し、その仮、多結晶シリコン１６を除
去し、シリコン酸化膜１５を埋設する事によって央机で
さる。
し友工うに、第１の実施例と同様に側壁に残し次長結晶
シリコン１６をマスクにボロンをイオン注入してＰ＋型
Ｃ８層１４を形成し、その仮、多結晶シリコン１６を除
去し、シリコン酸化膜１５を埋設する事によって央机で
さる。
以上説明し次ように本発明は、チャンネルストッパ一層
を溝底部の中心部のみに形成し、このチャンネルストッ
パ一層が高濃度の埋込層と接触するのを防ぐ事によって
コレクターと基板間の容量の増大を抑制できる効果かめ
る。従って動作速度の速い半導体装置が得られる。
を溝底部の中心部のみに形成し、このチャンネルストッ
パ一層が高濃度の埋込層と接触するのを防ぐ事によって
コレクターと基板間の容量の増大を抑制できる効果かめ
る。従って動作速度の速い半導体装置が得られる。
第１図〜第３図は本発明の第１〜第３の実施例の断面図
、第４図１ａｌ〜（ｅ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図、第５図は従来の半導体装置の一例の断面図でめる
。 １０・・・・・・溝、１１・・・・・・Ｐ型シリコン基
叛、１２・・・・・・Ｎ＋型埋込層、１３・・・・・・
Ｎ型エピタキシャル層、１４．１４Ａ・・・・・・Ｐ＋
型０８層、１６，１６Ａ・・・・・・多結晶シリコン、
２６・・・・・・シリコン窒化膜、２７……マスク。 代１八 弁計 内 原 ｉｆ ／、、首“５″・
＼ｌ・ Ｓ、＋□ 辛 ／Ｉ！ｒ ヂ ２ 面 ギ ３ 図 卒 ４ 哩 ＄４ｒｇＪ 茅５図
、第４図１ａｌ〜（ｅ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図、第５図は従来の半導体装置の一例の断面図でめる
。 １０・・・・・・溝、１１・・・・・・Ｐ型シリコン基
叛、１２・・・・・・Ｎ＋型埋込層、１３・・・・・・
Ｎ型エピタキシャル層、１４．１４Ａ・・・・・・Ｐ＋
型０８層、１６，１６Ａ・・・・・・多結晶シリコン、
２６・・・・・・シリコン窒化膜、２７……マスク。 代１八 弁計 内 原 ｉｆ ／、、首“５″・
＼ｌ・ Ｓ、＋□ 辛 ／Ｉ！ｒ ヂ ２ 面 ギ ３ 図 卒 ４ 哩 ＄４ｒｇＪ 茅５図
Claims (1)
- 第１導電型半導体基板上に形成された高濃度の第２導電
型埋込層と、該埋込層上に形成された低濃度の第２導電
型エピタキシャル層とを有し、前記エピタキシャル層表
面から前記半導体基板に達する溝と該溝表面に形成され
た絶縁膜とにより素子間が分離されてなる半導体装置に
おいて、前記溝の底面部には底面の幅より狭い領域に高
濃度の第１導電型拡散層が形成されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293817A JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293817A JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63144541A true JPS63144541A (ja) | 1988-06-16 |
| JPH0712054B2 JPH0712054B2 (ja) | 1995-02-08 |
Family
ID=17799534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293817A Expired - Lifetime JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712054B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134443A (ja) * | 1982-02-04 | 1983-08-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-09 JP JP61293817A patent/JPH0712054B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134443A (ja) * | 1982-02-04 | 1983-08-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0712054B2 (ja) | 1995-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030168712A1 (en) | Semiconductor device having dual isolation structure and method of fabricating the same | |
| JPH06350090A (ja) | 半導体装置の製造方法 | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| JP2526786B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0548936B2 (ja) | ||
| KR0122736B1 (ko) | 바이폴라트랜지스터 및 그 제조방법 | |
| JPH0727974B2 (ja) | 半導体記憶装置の製造方法 | |
| US4546537A (en) | Method for producing a semiconductor device utilizing V-groove etching and thermal oxidation | |
| JP2625741B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JPS5846648A (ja) | 半導体装置の製造方法 | |
| JP3157595B2 (ja) | 誘電体分離基板 | |
| KR910008978B1 (ko) | 반도체 장치의 제조방법 | |
| KR940009365B1 (ko) | 트랜치를 이용한 cmos 제조방법 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| KR930005507B1 (ko) | 반도체장치의 제조방법 | |
| JPH0695573B2 (ja) | 半導体装置の製造方法 | |
| KR0136919B1 (ko) | 다이나믹 램 셀 및 그의 제조방법 | |
| JP2524079B2 (ja) | 上向構造型バイポ―ラトランジスタ及びその製造方法 | |
| JPS61269377A (ja) | 半導体装置 | |
| JPS63133645A (ja) | 半導体素子分離領域の形成方法 | |
| JPS5879735A (ja) | 半導体集積回路 | |
| JPS6387740A (ja) | 半導体装置の製造方法 | |
| JPH02304931A (ja) | 半導体装置及びその製造方法 |