JPH0712054B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0712054B2 JPH0712054B2 JP61293817A JP29381786A JPH0712054B2 JP H0712054 B2 JPH0712054 B2 JP H0712054B2 JP 61293817 A JP61293817 A JP 61293817A JP 29381786 A JP29381786 A JP 29381786A JP H0712054 B2 JPH0712054 B2 JP H0712054B2
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- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関し、特に
素子間の絶縁分離として側壁に絶縁物を有する溝を用い
た半導体装置およびその製造方法に関する。
素子間の絶縁分離として側壁に絶縁物を有する溝を用い
た半導体装置およびその製造方法に関する。
従来、絶縁物と多結晶シリコンが埋設された溝によって
素子間の絶縁分離を行っているバイポーラトランジスタ
を有する半導体装置では、第３図に示す様に、溝壁に形
成されたシリコン酸化膜15界面での導電層の導電型の反
転を防ぐ為に、溝形成後にイオン注入によって溝の底部
の広い領域にわたって高濃度のチャンネルストッパー層
14A（以下CS層と呼ぶ）を形成していた。尚第３図にお
いて11はＰ型シリコン基板、12はN+型埋込層、13はＮ型
エピタキシャル層である。
素子間の絶縁分離を行っているバイポーラトランジスタ
を有する半導体装置では、第３図に示す様に、溝壁に形
成されたシリコン酸化膜15界面での導電層の導電型の反
転を防ぐ為に、溝形成後にイオン注入によって溝の底部
の広い領域にわたって高濃度のチャンネルストッパー層
14A（以下CS層と呼ぶ）を形成していた。尚第３図にお
いて11はＰ型シリコン基板、12はN+型埋込層、13はＮ型
エピタキシャル層である。
上述した従来の半導体装置の構造では、CS層14Aが溝壁
に沿って溝の浅い所まで形成されている為、CS層14Aが
サブコレクターとなるN+型埋込層12と接してしまう。そ
の結果コレクターと基板間の容量（以下Ccsと記す）が
増し、素子の動作速度の遅延をもたらすという問題点が
あった。
に沿って溝の浅い所まで形成されている為、CS層14Aが
サブコレクターとなるN+型埋込層12と接してしまう。そ
の結果コレクターと基板間の容量（以下Ccsと記す）が
増し、素子の動作速度の遅延をもたらすという問題点が
あった。
本発明の目的はCcsの増大を防ぎ、動作速度の速い半導
体装置およびその製造方法を提供することにある。
体装置およびその製造方法を提供することにある。
第１の発明の半導体装置は、第１導電型半導体基板の全
面上に形成された高濃度の第２導電型埋込層と、該埋込
層上に形成された低濃度の第２導電型エピタキシャル層
と、該エピタキシャル層表面から前記埋込層を貫通し前
記半導体基板の内部に達する第１の溝と、該第１の溝表
面に形成された絶縁膜と、前記第１の溝の底面中央部の
前記絶縁膜に形成された第２の溝と、該第２の溝下部の
前記半導体基板に形成され前記第１の溝の底面の幅より
狭い高濃度の第１導電型拡散層と、前記第１および第２
の溝を埋設する多結晶シリコン層とを含むものである。
面上に形成された高濃度の第２導電型埋込層と、該埋込
層上に形成された低濃度の第２導電型エピタキシャル層
と、該エピタキシャル層表面から前記埋込層を貫通し前
記半導体基板の内部に達する第１の溝と、該第１の溝表
面に形成された絶縁膜と、前記第１の溝の底面中央部の
前記絶縁膜に形成された第２の溝と、該第２の溝下部の
前記半導体基板に形成され前記第１の溝の底面の幅より
狭い高濃度の第１導電型拡散層と、前記第１および第２
の溝を埋設する多結晶シリコン層とを含むものである。
第２の発明の半導体装置の製造方法は、第１導電型半導
体基板上に高濃度の第２導電型押込層と低濃度の第２導
電型エピタキシャル層とを順次形成する工程と、前記エ
ピタキシャル層表面から前記半導体基板の内部に達する
第１の溝を形成したのち該第１の溝表面に絶縁膜を形成
する工程と、全面に多結晶シリコン層を形成したのちエ
ッチングし前記第１の溝の側壁部にのみ残し底面の前記
絶縁膜を露出させる工程と、側壁部に残した前記多結晶
シリコン層をマスクとして露出した前記絶縁膜をエッチ
ングし第２の溝を形成する工程と、不純物を導入し前記
第２の溝下の前記半導体基板に前記第１の溝の底面の幅
より狭い高濃度の第１導電型拡散層を形成したのち前記
第１および第２の溝を多結晶シリコン層で埋める工程と
を含むものである。
体基板上に高濃度の第２導電型押込層と低濃度の第２導
電型エピタキシャル層とを順次形成する工程と、前記エ
ピタキシャル層表面から前記半導体基板の内部に達する
第１の溝を形成したのち該第１の溝表面に絶縁膜を形成
する工程と、全面に多結晶シリコン層を形成したのちエ
ッチングし前記第１の溝の側壁部にのみ残し底面の前記
絶縁膜を露出させる工程と、側壁部に残した前記多結晶
シリコン層をマスクとして露出した前記絶縁膜をエッチ
ングし第２の溝を形成する工程と、不純物を導入し前記
第２の溝下の前記半導体基板に前記第１の溝の底面の幅
より狭い高濃度の第１導電型拡散層を形成したのち前記
第１および第２の溝を多結晶シリコン層で埋める工程と
を含むものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の断面図である。
第１図において、Ｐ型シリコン基板11上にはN+型埋込層
12,N型エピタキシャル層13が形成されている。そしてこ
のＮ型エピタキシャル層13表面からＰ型シリコン基板11
に達する第１の溝10が形成されており、この溝10の表面
にはシリコン酸化膜15が形成されている。更に、第１の
溝10の底面中央部のシリコン酸化膜には底面の幅より狭
い第２の溝20が形成されその下のシリコン基板11にはP+
型CS層14が形成されている。尚第１図において、16は溝
中に埋込まれた多結晶シリコンである。
12,N型エピタキシャル層13が形成されている。そしてこ
のＮ型エピタキシャル層13表面からＰ型シリコン基板11
に達する第１の溝10が形成されており、この溝10の表面
にはシリコン酸化膜15が形成されている。更に、第１の
溝10の底面中央部のシリコン酸化膜には底面の幅より狭
い第２の溝20が形成されその下のシリコン基板11にはP+
型CS層14が形成されている。尚第１図において、16は溝
中に埋込まれた多結晶シリコンである。
このように構成された第１の実施例においては、P+型CS
層14は第１の溝底面部のほぼ中心部にのみ形成されてい
るためにN+型埋込層12と接触することはないため、Ccs
の増大は抑制される。またP+型CS層14が、シリコン酸化
膜15に形成された第２の溝20を介して、第１の溝10中に
埋設された多結晶シリコン層16と電気的に接続している
ため、この多結晶シリコン層16を基板電位の取り出し用
電極として用いることができる。
層14は第１の溝底面部のほぼ中心部にのみ形成されてい
るためにN+型埋込層12と接触することはないため、Ccs
の増大は抑制される。またP+型CS層14が、シリコン酸化
膜15に形成された第２の溝20を介して、第１の溝10中に
埋設された多結晶シリコン層16と電気的に接続している
ため、この多結晶シリコン層16を基板電位の取り出し用
電極として用いることができる。
次に、第２の実施例の製造方法について説明する。
第２図（ａ）〜（ｅ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず第２図（ａ）に示すように、Ｐ型シリコン基板11上
に厚さ２μｍのN+型埋込層12,厚さ１μｍのＮ型エピタ
キシャル層13を形成したのち、厚さ約50nmのシリコン酸
化膜15及び厚さ約120nmのシリコン窒化膜26をその上に
成長させる。次でフォトレジストからなるマスク27を用
いて、異方性エッチングを行ないシリコン窒化膜26から
Ｐ型シリコン基板11に達する第１の溝10を選択的に形成
する。
に厚さ２μｍのN+型埋込層12,厚さ１μｍのＮ型エピタ
キシャル層13を形成したのち、厚さ約50nmのシリコン酸
化膜15及び厚さ約120nmのシリコン窒化膜26をその上に
成長させる。次でフォトレジストからなるマスク27を用
いて、異方性エッチングを行ないシリコン窒化膜26から
Ｐ型シリコン基板11に達する第１の溝10を選択的に形成
する。
次に第２図（ｂ）に示すように、第１の溝10の内壁を酸
化して厚さ約200nmのシリコン酸化膜15Aを形成し、更に
厚さ約0.5μｍの多結晶シリコン層16Aを成長させる。
化して厚さ約200nmのシリコン酸化膜15Aを形成し、更に
厚さ約0.5μｍの多結晶シリコン層16Aを成長させる。
次に第２図（Ｃ）に示すように、多結晶シリコン層16A
を異方性エッチングし、第１の溝10の側壁のみに多結晶
シリコン層16Aを残す。
を異方性エッチングし、第１の溝10の側壁のみに多結晶
シリコン層16Aを残す。
次に第２図（ｄ）に示すように、溝側壁に残した多結晶
シリコン層16Aをマスクに第１の溝10の底部のシリコン
酸化膜15Aを除去して第２の溝20を形成したのち、ボロ
ン拡散を行ってP+型CS層14を形成する。
シリコン層16Aをマスクに第１の溝10の底部のシリコン
酸化膜15Aを除去して第２の溝20を形成したのち、ボロ
ン拡散を行ってP+型CS層14を形成する。
次に第２図（ｅ）に示すように、多結晶シリコン層16B
を埋設したのち第１図に示したようにその表面を酸化す
る。以下常法に従ってエピタキシャル層13にベース、エ
ミッタ等を形成しバイポーラトランジスタを完成させ
る。
を埋設したのち第１図に示したようにその表面を酸化す
る。以下常法に従ってエピタキシャル層13にベース、エ
ミッタ等を形成しバイポーラトランジスタを完成させ
る。
以上説明したように本発明は、チャンネルストッパー層
を溝底部の中心部のみに形成し、このチャンネルストッ
パー層が高濃度の埋込層と接触するのを防ぐ事によって
コレクターと基板間の容量の増大を抑制できる効果があ
る。従って動作速度の速い半導体装置が得られる。
を溝底部の中心部のみに形成し、このチャンネルストッ
パー層が高濃度の埋込層と接触するのを防ぐ事によって
コレクターと基板間の容量の増大を抑制できる効果があ
る。従って動作速度の速い半導体装置が得られる。
【図面の簡単な説明】 第１図は本発明の第１の実施例の断面図、第２図（ａ）
〜（ｅ）は本発明の第２の実施例の製造方法を説明する
ための工程順に示した半導体チップの断面図、第３図は
従来の半導体装置の一例の断面図である。 10……第１の溝、11……Ｐ型シリコン基板、12……N+型
埋込層、13……Ｎ型エピタキシャル層、14,14A……P+型
CS層、15,15A……シリコン酸化膜、16,16A,16B……多結
晶シリコン層、20……第２の溝、26……シリコン窒化
膜、27……マスク。
〜（ｅ）は本発明の第２の実施例の製造方法を説明する
ための工程順に示した半導体チップの断面図、第３図は
従来の半導体装置の一例の断面図である。 10……第１の溝、11……Ｐ型シリコン基板、12……N+型
埋込層、13……Ｎ型エピタキシャル層、14,14A……P+型
CS層、15,15A……シリコン酸化膜、16,16A,16B……多結
晶シリコン層、20……第２の溝、26……シリコン窒化
膜、27……マスク。
Claims (2)
- 【請求項１】第１導電型半導体基板の全面上に形成され
た高濃度の第２導電型埋込層と、該埋込層上に形成され
た低濃度の第２導電型エピタキシャル層と、該エピタキ
シャル層表面から前記埋込層を貫通し前記半導体基板の
内部に達する第１の溝と、該第１の溝表面に形成された
絶縁膜と、前記第１の溝の底面中央部の前記絶縁膜に形
成された第２の溝と、該第２の溝下部の前記半導体基板
に形成され前記第１の溝の底面の幅より狭い高濃度の第
１導電型拡散層と、前記第１および第２の溝を埋設する
多結晶シリコン層とを含むことを特徴とする半導体装
置。 - 【請求項２】第１導電型半導体基板上に高濃度の第２導
電型埋込層と低濃度の第２導電型エピタキシャル層とを
順次形成する工程と、前記エピタキシャル層表面から前
記半導体基板の内部に達する第１の溝を形成したのち該
第１の溝表面に絶縁膜を形成する工程と、全面に多結晶
シリコン層を形成したのちエッチングし前記第１の溝の
側壁部にのみ残し底面の前記絶縁膜を露出させる工程
と、側壁部に残した前記多結晶シリコン層をマスクとし
て露出した前記絶縁膜をエッチングし第２の溝を形成す
る工程と、不純物を導入し前記第２の溝下の前記半導体
基板に前記第１の溝の底面の幅より狭い高濃度の第１導
電型拡散層を形成したのち前記第１および第２の溝を多
結晶シリコン層で埋める工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293817A JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293817A JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63144541A JPS63144541A (ja) | 1988-06-16 |
| JPH0712054B2 true JPH0712054B2 (ja) | 1995-02-08 |
Family
ID=17799534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293817A Expired - Lifetime JPH0712054B2 (ja) | 1986-12-09 | 1986-12-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712054B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134443A (ja) * | 1982-02-04 | 1983-08-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-09 JP JP61293817A patent/JPH0712054B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63144541A (ja) | 1988-06-16 |
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