JPS6314465A - 集積回路のレイアウト処理方法 - Google Patents
集積回路のレイアウト処理方法Info
- Publication number
- JPS6314465A JPS6314465A JP61158168A JP15816886A JPS6314465A JP S6314465 A JPS6314465 A JP S6314465A JP 61158168 A JP61158168 A JP 61158168A JP 15816886 A JP15816886 A JP 15816886A JP S6314465 A JPS6314465 A JP S6314465A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- cluster
- width
- area
- rectangular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体チップ上に多数の論理機能セルを集積
し、それらを相互に配線してなる半導体集積回路のレイ
アウト処理方法に関するものである。
し、それらを相互に配線してなる半導体集積回路のレイ
アウト処理方法に関するものである。
従来の技術
半導体集積回路（以下ＬＳＩと略す）における集積トラ
ンジスタ数が増大するにつれて、そのレイアウト設計の
良否がチップ面積の増減を決める要因となってきた。ま
た、トランジスタ数が増大したために人手によりすべて
のレイアウト設計を行なうことが不可能となり、計算機
による設計支援装置（ＣＡＤ）が用いられておシ、レイ
アウト設計の一部が自動化されている。しかし従来の技
術では、ＬＳＩレイアウトを計算機によって自動設計す
る場合に、論理機能セルの形状制限（例えばマスタース
ライス方式ＬＳＩ）や小規模の自動配置・配線法が主で
あったため、ＲＡＭ（随時書込み読出し可能記憶回路）
やＲＯＭ （読出し専用記憶回路）など形状が制限でき
ない回路（以下ブロックと称する）を含むＬＳＩの自動
設計や大規模な回路の自動設計をおこなうことができな
かった。従って、ブロックを含むＬＳＩの設計や大規模
なレイアウトは人手により行なわれており多大なる設計
期間とコストを要した。
ンジスタ数が増大するにつれて、そのレイアウト設計の
良否がチップ面積の増減を決める要因となってきた。ま
た、トランジスタ数が増大したために人手によりすべて
のレイアウト設計を行なうことが不可能となり、計算機
による設計支援装置（ＣＡＤ）が用いられておシ、レイ
アウト設計の一部が自動化されている。しかし従来の技
術では、ＬＳＩレイアウトを計算機によって自動設計す
る場合に、論理機能セルの形状制限（例えばマスタース
ライス方式ＬＳＩ）や小規模の自動配置・配線法が主で
あったため、ＲＡＭ（随時書込み読出し可能記憶回路）
やＲＯＭ （読出し専用記憶回路）など形状が制限でき
ない回路（以下ブロックと称する）を含むＬＳＩの自動
設計や大規模な回路の自動設計をおこなうことができな
かった。従って、ブロックを含むＬＳＩの設計や大規模
なレイアウトは人手により行なわれており多大なる設計
期間とコストを要した。
発明が解決しようとする問題点
ＬＳＩチップのレイアウトに多くの人手作業を要するた
めに、半導体の開発費用は増大しその開発期間が増長し
ていた。しかも、人手による作業は均質性に欠けておシ
、品質管理の観点からみても好ましくなかった。一方、
ＬＳＩのレイアウトの自動化において、論理機能セルの
形状が均一でないために人手によるレイアウトを真似て
自動化することは不可能であって、自動レイアウトに適
する効率のよいレイアウト形状が必要であった。
めに、半導体の開発費用は増大しその開発期間が増長し
ていた。しかも、人手による作業は均質性に欠けておシ
、品質管理の観点からみても好ましくなかった。一方、
ＬＳＩのレイアウトの自動化において、論理機能セルの
形状が均一でないために人手によるレイアウトを真似て
自動化することは不可能であって、自動レイアウトに適
する効率のよいレイアウト形状が必要であった。
間雇点を解決するための手段
本発明は、チップ上に形成する論理機能セルの面積から
チップ全体の面積と縦、横の６幅を推定算出する第一一
段階と、第一段階における結果からチップを任意の矩形
領域に分割する第二段階と、分割後の前記矩形領域間の
垂直方向の結線数と水平方向の結線数が各々最小になる
ようにクラスター内の論理機能セルを前記各矩形領域に
分配し配置してゆく第三段階とを有する集積回路のレイ
アウト処理方法である。
チップ全体の面積と縦、横の６幅を推定算出する第一一
段階と、第一段階における結果からチップを任意の矩形
領域に分割する第二段階と、分割後の前記矩形領域間の
垂直方向の結線数と水平方向の結線数が各々最小になる
ようにクラスター内の論理機能セルを前記各矩形領域に
分配し配置してゆく第三段階とを有する集積回路のレイ
アウト処理方法である。
作用
本発明によれば、計算機処理で扱い易い矩形領域に全論
理機能セルを分配するので、レイアウトが完全自動化さ
れる。
理機能セルを分配するので、レイアウトが完全自動化さ
れる。
実施例
以下、本発明の実施例を、図面を参照して、説明する。
第１図は、本発明によりレイアウトされた集積回路の平
面図である。破線で囲まれている１、２が、本発明に用
いる矩形領域（以下クラスタという）である。従来と異
なる点は、各クラスタ１゜２内に複数個のブロック３を
含むことである。標準セル４は列上に配置され、各クラ
スタの左右の辺には、内部に供給する電源配線がある。
面図である。破線で囲まれている１、２が、本発明に用
いる矩形領域（以下クラスタという）である。従来と異
なる点は、各クラスタ１゜２内に複数個のブロック３を
含むことである。標準セル４は列上に配置され、各クラ
スタの左右の辺には、内部に供給する電源配線がある。
第２図は論理機能セルのうちの標準セルの例を示す平面
図である。この例では、二層アルミニウム配線と多結晶
シリコン配線を用いて設計している。標準セルは、電源
端子の位置が標準化されておシ、列状に並べるだけで各
標準セル間の電源配線が完了する、いわゆるポリセル方
式で用いられる論理機能セルである。第２図で、６は第
二層アルミニウム配線による入出力端子、６は第一層ア
ルミニウム配線による電源端子である。第３図は論理機
能セルのうちのブロックを説明する平面図で、第２図に
示す標準セルの規則に従うと設計不可能となるようなＲ
ＯＭ（読出し専用メモリ）やＲＡＭ（随時読出し書込み
可能メモリ）、ＰＬ人（プログラム可能な論理列回路）
、人ＬＵ（算術論理回路）、ＣＰＵ （中央演算処理回
路）などの論理機能セルを表している。第３図で、７は
第二層アルミニウム配線による入出力端子、８は第一層
アルミニウム配線による入出力端子、９は第一層アルミ
ニウム配線による電源端子である。
図である。この例では、二層アルミニウム配線と多結晶
シリコン配線を用いて設計している。標準セルは、電源
端子の位置が標準化されておシ、列状に並べるだけで各
標準セル間の電源配線が完了する、いわゆるポリセル方
式で用いられる論理機能セルである。第２図で、６は第
二層アルミニウム配線による入出力端子、６は第一層ア
ルミニウム配線による電源端子である。第３図は論理機
能セルのうちのブロックを説明する平面図で、第２図に
示す標準セルの規則に従うと設計不可能となるようなＲ
ＯＭ（読出し専用メモリ）やＲＡＭ（随時読出し書込み
可能メモリ）、ＰＬ人（プログラム可能な論理列回路）
、人ＬＵ（算術論理回路）、ＣＰＵ （中央演算処理回
路）などの論理機能セルを表している。第３図で、７は
第二層アルミニウム配線による入出力端子、８は第一層
アルミニウム配線による入出力端子、９は第一層アルミ
ニウム配線による電源端子である。
第４図は本発明の実施例におけるクラスタを説明した図
である。クラスタは標準セル１ｏとブロック１１．１２
によって構成される論理機能セルの集合である。１３は
クラスタ全体を示したものである。クラスタ１３の横幅
Ｗ１はクラスタ１３を構成する最大の横幅をもつブロッ
ク１１の横幅Ｗ１と一致する。また、同様にクラスタ１
３の縦幅Ｈ１はチップの縦幅と一致する。ここで注意す
ることは、ブロックを持たない回路においてもクラスタ
に分割される点である。その例が第５図である。この図
で１４はクラスタ全体を示したもので、クラスタ１４の
横幅Ｗ２は推定チップ面積から求まる推定チップの横幅
を２〜１０の整数で割った長さである。またクラスタ１
４の縦幅Ｈ１はチップの縦幅と一致する。
である。クラスタは標準セル１ｏとブロック１１．１２
によって構成される論理機能セルの集合である。１３は
クラスタ全体を示したものである。クラスタ１３の横幅
Ｗ１はクラスタ１３を構成する最大の横幅をもつブロッ
ク１１の横幅Ｗ１と一致する。また、同様にクラスタ１
３の縦幅Ｈ１はチップの縦幅と一致する。ここで注意す
ることは、ブロックを持たない回路においてもクラスタ
に分割される点である。その例が第５図である。この図
で１４はクラスタ全体を示したもので、クラスタ１４の
横幅Ｗ２は推定チップ面積から求まる推定チップの横幅
を２〜１０の整数で割った長さである。またクラスタ１
４の縦幅Ｈ１はチップの縦幅と一致する。
第６図は本発明の別の実施例であり、クラスタによって
構成されたチップのレイアウトの様子を説明する図であ
る。１５と１６はクラスタを示している。１７は、入出
力セル列である。ＷｌとＷ２はクラスタ１５．１６のそ
れぞれの横幅を示すものである。１７は外部端子として
用いられる入出力セルをチップ周辺に列状に並べたもの
である。
構成されたチップのレイアウトの様子を説明する図であ
る。１５と１６はクラスタを示している。１７は、入出
力セル列である。ＷｌとＷ２はクラスタ１５．１６のそ
れぞれの横幅を示すものである。１７は外部端子として
用いられる入出力セルをチップ周辺に列状に並べたもの
である。
全チップは矩形のクラスタ１５．１６によって構成され
ている。扱う形状がクラスタという単純な矩形であるた
めに、クラスタ内の配置配線は自動化に適しておシ、ま
たクラスタ内のセル数は、全チップに比べて捧〜殉であ
るために処理時間を短くする効果がある。
ている。扱う形状がクラスタという単純な矩形であるた
めに、クラスタ内の配置配線は自動化に適しておシ、ま
たクラスタ内のセル数は、全チップに比べて捧〜殉であ
るために処理時間を短くする効果がある。
第７図は本発明の詳細な説明する工程分解図で、とくに
、ブロックを含む場合について説明するものである。第
７図Δば、Ｂ１．Ｂ２．Ｂ３で表わされる各々のブロッ
クを表している。第７図すは、半導体回路設計において
使用する論理機能セルの面積から、チップ全体の形状１
８を求めた様子を説明する図である。第７図Ｃは、クラ
スタ１９ 、２０が順次構成されている様子を示す図で
ある。第７図ａ Ｎａを用いて以下に詳しく説明する。
、ブロックを含む場合について説明するものである。第
７図Δば、Ｂ１．Ｂ２．Ｂ３で表わされる各々のブロッ
クを表している。第７図すは、半導体回路設計において
使用する論理機能セルの面積から、チップ全体の形状１
８を求めた様子を説明する図である。第７図Ｃは、クラ
スタ１９ 、２０が順次構成されている様子を示す図で
ある。第７図ａ Ｎａを用いて以下に詳しく説明する。
まず半導体回路の論理情報から、回路内で使用されるブ
ロックが８１〜Ｂ３であることを求める。次にブロック
８１〜Ｂ３のマスク設計情報から各々のブロックの横幅
を求める。そのブロック８１〜Ｂ３の横幅ＢＷ１ 、Ｂ
Ｎ２ 、ＢＮ２を幅の広い順番に第７図ａのように左側
から並べる。この各ブロックの横幅ＢＷ１．ＢＷ２ 、
ＢＮ２の総和ＢＷＴを、第７図すの推定チップの横幅Ｗ
３と比較して、もしもＷ３が、ＢＷＴよりも広ければ、
クラスタは、Ｂ１．Ｂ２．Ｂ３の横幅をもつもの三つと
、ブロックをもたない横幅（Ｗ３−ＢＷＴ）のクラスタ
一つの合計四つのクラスタとする。また、もしもＷ３が
、ＢＷＴよりも狭ければ、クラスタハ、Ｂ１．Ｂ２の幅
をもつもの二つと、ブロックをもたない幅（Ｗ３−ＢＷ
ｌ−ＢＮ２ ）のクラスタ一つの合計三つのクラスタと
なり、ブロックＢ３は、配線の関係と横幅によシ、三つ
のクラスタの中のいずれかに割りあてる。第７図の例で
は、Ｗ３がＢＷＴよりも狭いので各ブロックの横幅によ
って決るクラスタは、二つで十分である。
ロックが８１〜Ｂ３であることを求める。次にブロック
８１〜Ｂ３のマスク設計情報から各々のブロックの横幅
を求める。そのブロック８１〜Ｂ３の横幅ＢＷ１ 、Ｂ
Ｎ２ 、ＢＮ２を幅の広い順番に第７図ａのように左側
から並べる。この各ブロックの横幅ＢＷ１．ＢＷ２ 、
ＢＮ２の総和ＢＷＴを、第７図すの推定チップの横幅Ｗ
３と比較して、もしもＷ３が、ＢＷＴよりも広ければ、
クラスタは、Ｂ１．Ｂ２．Ｂ３の横幅をもつもの三つと
、ブロックをもたない横幅（Ｗ３−ＢＷＴ）のクラスタ
一つの合計四つのクラスタとする。また、もしもＷ３が
、ＢＷＴよりも狭ければ、クラスタハ、Ｂ１．Ｂ２の幅
をもつもの二つと、ブロックをもたない幅（Ｗ３−ＢＷ
ｌ−ＢＮ２ ）のクラスタ一つの合計三つのクラスタと
なり、ブロックＢ３は、配線の関係と横幅によシ、三つ
のクラスタの中のいずれかに割りあてる。第７図の例で
は、Ｗ３がＢＷＴよりも狭いので各ブロックの横幅によ
って決るクラスタは、二つで十分である。
また（Ｗ３−ＢＷｌ−ＢＮ２ ）が○であるため、ブロ
ックのないクラスタは生成されない。従って、この場合
は、第７図Ｃのように、二クラスタに分割することを試
みる。各ブロックＢ１．Ｂ２．Ｂ３の各横幅ＢＷ１ 、
ＢＮ２ 、ＢＮ２を反映させて生成するクラスタの横幅
はクラスタ１９では、ブロックＢ１の横幅ＢＷ１と同じ
幅Ｗ１となシ、クラスタ２ｏは、（Ｗ３−Ｗｌ ）、す
なわち幅Ｗ２となる。つぎにブロック以外の標準セルは
、各々のクラスタに関係深いものから優先させて割シ当
てる。
ックのないクラスタは生成されない。従って、この場合
は、第７図Ｃのように、二クラスタに分割することを試
みる。各ブロックＢ１．Ｂ２．Ｂ３の各横幅ＢＷ１ 、
ＢＮ２ 、ＢＮ２を反映させて生成するクラスタの横幅
はクラスタ１９では、ブロックＢ１の横幅ＢＷ１と同じ
幅Ｗ１となシ、クラスタ２ｏは、（Ｗ３−Ｗｌ ）、す
なわち幅Ｗ２となる。つぎにブロック以外の標準セルは
、各々のクラスタに関係深いものから優先させて割シ当
てる。
つぎに第８図はブロックを含まない場合のクラスタ生成
の方法を説明する工程分解図である。第８図ａは半導体
回路設計において使用する論理機能セルの面積から、チ
ップ全体の形状２１を求めた様子を説明する図である。
の方法を説明する工程分解図である。第８図ａは半導体
回路設計において使用する論理機能セルの面積から、チ
ップ全体の形状２１を求めた様子を説明する図である。
第８図すはクラスタ２２．２３が順次構成されている様
子を示す図である。第８図を用いて以下に詳しく説明す
る。この場合、クラスタ数は、仮想チップの横幅から規
定の長さＷＲを割った商りによって決定する。ここでい
う、規定の長さＷＲとは、標準セルを並べて、十分に電
源供給がされる限界の長さである。
子を示す図である。第８図を用いて以下に詳しく説明す
る。この場合、クラスタ数は、仮想チップの横幅から規
定の長さＷＲを割った商りによって決定する。ここでい
う、規定の長さＷＲとは、標準セルを並べて、十分に電
源供給がされる限界の長さである。
チップの横幅Ｗ３をこのＤで割って、各クラスタの実際
の横幅Ｗ１．！２を求める。第８図すの例では、Ｗｌ、
Ｗ２の２クラスタが生成されている。
の横幅Ｗ１．！２を求める。第８図すの例では、Ｗｌ、
Ｗ２の２クラスタが生成されている。
標準セルは、各々のクラスタに関係深いものから優先さ
せて割り当てる。
せて割り当てる。
発明の効果
本発明によると、ブロックを含む半導体集積回路の設計
においてＬＳＩチップのレイアウトを完全自動化するこ
とができる。しかもチップを分割処理することができる
ため自動配置配線の扱う回路素子数が少なくなシ、短い
計算機処理時間で処理することができる。
においてＬＳＩチップのレイアウトを完全自動化するこ
とができる。しかもチップを分割処理することができる
ため自動配置配線の扱う回路素子数が少なくなシ、短い
計算機処理時間で処理することができる。
第１図は本発明によりレイアウトされた半導体装置の平
面図、第２図、第３図は論理機能セルの各側を示す平面
図、第４図、第５図はそれぞれ各クラスタを説明する平
面図、第６図は本発明によるチップレイアウト処理の一
例を説明する平面図、第７図、第８図はそれぞれ、各ク
ラスタの作成方法を説明する工程分解図である。 １・・・・・・クラスタ、２・・・・・・クラスタ、３
・・・・・・ブロック、４・・・・・・標準セル、６・
・・・・・第二層アルミニウム入出力端子、６・・・・
・第一層アルミニウム電源端子、７・・・・・・第二層
アルミニウム入出力端子、８・・、・・・第一層アルミ
ニウム入出力端子、９・・・・・・第一層アルミニウム
電源端子、１Ｑ・・・・・・標準セル列、１１．１２・
・・・・・各ブロック、１３．１４・・・・・・各クラ
スタ、１５．１６・・・・・・各クラスタ、１７・・・
・・入出力セル列、１８・・・・・・推定チップ、１９
、２０−・・・・・各クラスタ、２１・・・・・・推
定チップ、２２ 、２３・・・・・各クラスタ、２４・
・・・・・入出力セル列、２５・・・・・・標準セル列
、２７．２８．２９−・・・・各ブロック、Ｗ１〜Ｗ２
・・・・・・クラスタの横幅、Ｈｌ・・・・・・クラス
タの縦幅、Ｗ３・・・・・チップの横幅、Ｂ１〜Ｂ３・
・・・・・各ブロック、ＢＷ１〜ＢＷ３・・・・・・各
ブロックの横幅。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第６図 区 ； り − 第７図 ←ｗ７ Ｗ２→ 第８図 α −ＷＩ ＶＶＺ峠
面図、第２図、第３図は論理機能セルの各側を示す平面
図、第４図、第５図はそれぞれ各クラスタを説明する平
面図、第６図は本発明によるチップレイアウト処理の一
例を説明する平面図、第７図、第８図はそれぞれ、各ク
ラスタの作成方法を説明する工程分解図である。 １・・・・・・クラスタ、２・・・・・・クラスタ、３
・・・・・・ブロック、４・・・・・・標準セル、６・
・・・・・第二層アルミニウム入出力端子、６・・・・
・第一層アルミニウム電源端子、７・・・・・・第二層
アルミニウム入出力端子、８・・、・・・第一層アルミ
ニウム入出力端子、９・・・・・・第一層アルミニウム
電源端子、１Ｑ・・・・・・標準セル列、１１．１２・
・・・・・各ブロック、１３．１４・・・・・・各クラ
スタ、１５．１６・・・・・・各クラスタ、１７・・・
・・入出力セル列、１８・・・・・・推定チップ、１９
、２０−・・・・・各クラスタ、２１・・・・・・推
定チップ、２２ 、２３・・・・・各クラスタ、２４・
・・・・・入出力セル列、２５・・・・・・標準セル列
、２７．２８．２９−・・・・各ブロック、Ｗ１〜Ｗ２
・・・・・・クラスタの横幅、Ｈｌ・・・・・・クラス
タの縦幅、Ｗ３・・・・・チップの横幅、Ｂ１〜Ｂ３・
・・・・・各ブロック、ＢＷ１〜ＢＷ３・・・・・・各
ブロックの横幅。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第６図 区 ； り − 第７図 ←ｗ７ Ｗ２→ 第８図 α −ＷＩ ＶＶＺ峠
Claims (1)
- チップ上に形成する論理機能セルの占有面積からチップ
全体の面積と縦、横の各幅を推定算出する第一段階と、
この第一段階における結果からチップを任意の矩形領域
に分割する第二段階と、分割後の前記矩形領域間の垂直
方向の結線数と水平方向の結線数が各々最小になるよう
に前記論理機能セルを各前記矩形領域に分配し配置して
ゆく第三段階とを有することを特徴とする集積回路のレ
イアウト処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158168A JPS6314465A (ja) | 1986-07-04 | 1986-07-04 | 集積回路のレイアウト処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158168A JPS6314465A (ja) | 1986-07-04 | 1986-07-04 | 集積回路のレイアウト処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314465A true JPS6314465A (ja) | 1988-01-21 |
Family
ID=15665759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158168A Pending JPS6314465A (ja) | 1986-07-04 | 1986-07-04 | 集積回路のレイアウト処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314465A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137229A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
-
1986
- 1986-07-04 JP JP61158168A patent/JPS6314465A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137229A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
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