JPS63146561A - 密着型イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、密着型イメージセンサの構成に関する。

〔発明の概要〕

本発明は密着型イメージセンサにおいて、走査回路を同
じチップ上に構成したフォトダイオードアレイチップを
１個以上、縦列接続して実装したことにより、コストダ
ウン、大型センサの実現、製造の容易性等々の効果を有
するものである。

〔従来の技術〕

従来例１゜ 特開昭５９−２２９９６８に示されるように、フォトダ
イオードと走査回路は別チップで構成されワイヤボンデ
ィングされているものであった。

従来例２゜ 特開昭５９−８６３６３に示されるように、ＣＯＤチッ
プが千鳥状に配列され、動作上同一チップとなるように
光学的に結像させているものであった。

〔発明が解決しようとする問題点〕

しかし、従来例１では、複数個必要な別チップ構成の走
査回路のコスト及びワイヤボンディング等の実装コスト
が重さみコストが高（なる。また従来例２では光学結像
素子のコスト及び光学結像素子の実装調整コストが重さ
みコストが高くなるという問題点を有する。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、また製造の
容易な密着型イメージセンサの構成を提供するところに
ある。

〔問題点を解決するための手段〕

本発明の密着型イメージセンサは、走査回路、走査回路
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続されたセンサアレイを含むイメージセ
ンサチップを１個以上備えるものである。

本発明の密着型イメージセンサは、イメージセンサチッ
プにおいて、最終セ／すの選択パルスのタイミング中に
エンドパルスの立ち上がりと立ち下がりが含まれるのが
特徴である。

本発明の密着型イメージセンサは、各イメージセンサチ
ップの相互関係において、等間隔で直線上に全部のセン
ナを配置したセンサアレイを備えており、各イメージセ
ンサチップのビデオ出力端子を共通接続し、各イメージ
センサチップの走査回路が縦列接続されて、同一基板上
の実装されているのが特徴である。

本発明の密着型イメージセンサは、イメージセンサチッ
プにおいて、常に隣接する２個のセンサブロックを選択
する走査回路ををするのが特徴である。

本発明の密着型イメージセンサは、イメージセンサチッ
プにおいて、入出力端子に静電保護回路を存するのが特
徴である。

本発明の密着型イメ−ジセンサは、イメージセンサチッ
プ内、イメージセンサチップ間、プリアンプ及積分器に
おいて、クロック信号の補正を行なうのが特徴である。

〔作用〕

本発明の密着型イメージセンサの上記の構成によれば、
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているの−で従来例１に用いたよう
なセルフォックレンズアレイ等が利用できる。回路的に
は各イメージセンサチップ間のビデオ信号のつなぎ目で
特殊な信号処理を不要としている。それは各イメージセ
ンサチップの最終センサの選択パルスのタイミング中に
エンドパルスの立ち上がりと立ち下がりが含まれる設計
により実現している。

〔実施例〕

第１図は本発明の密着型イメージセンサの’Ａ　Ｈ図で
ある。１０１の実装基板に１０２．１０３のイメージセ
ンサチップを実装し、１０４のポンディングワイヤで接
続しである。イメージセンサチップ１０２．１０３のビ
デオ出力端子ＶＩＤＥＯ１、ＶＩＤＥＯ２が１０１の実
装基板を介して接続されている。イメージセンサチップ
１０２のエンドパルス端子ｎとイメージセンサチップ■
０３のスタートパルス端子ＳＰが１０１の実装基板を介
して接続されている。実装基板１０１の入出力ｉ子１０
５．．！：Ｌ４ＶＩＤＥＯ１、ＶＩＤＥＯ２、ＶＢＢｌ
ＶＤＤＸＶＳＳ、ＣＬ、ＣＬ、ＳＰが接続されている。

　イメージセンサチップ１０２．１０３は、高精度接続
面１０６を向かい合わせて、イメージセンサチップ１０
２．１０３の相方のセンサアレイ内のフォトダイオード
が等間隔で同一直線上に並ぶように実装される。

第２図は、イメージセンサチップの外観図である。２０
１はセンサアレイ、２０２はスイッチアレイ、２０３は
走査回路、２０４は高精度ダイシング端面、２０５はパ
ッド、２０６はパッドエリア、２０７はビデオ配線、２
０８はクロック配線である。ｔＪ２図に゛おいて左側の
高精度ダイシング端面２０４で切断することによってイ
メージセンサチップ１０２、右側で切断することによっ
てイメージセンサチップ１０３として実装する。　　イ
メージセンサチップは第２５Ａのままのチップと１８０
°回転したチップを交互にウェハー上に配列することに
よって、高精度ダイシングを１回行なえばイメージセン
サチップ１０２．１０３を一度に作成できる。

第３図は、イメージセンサチップの回路図である。第３
図（ａ）（ｄ）はＶＤＤＳＣＬ、ＣＬｌｖＳＳの入カパ
フド部、（ｂ）はイメージセ／す回路初段部、（Ｃ）は
イメージセンサチップ柊段部である。第３図内で指示さ
れている、ＶＤＤ。

ＶＳＳ、φ、ｆは、矢印間で相互に接続されており、イ
メージセンサチップ初段部と終段部間はセルの繰り返し
であり省略している。イメージセンサチップは、静電保
護回路、走査回路、スイッチアレイ及センサアレイで構
成される。入出力パッドはＶＤＤｌｖＳＳの走査回路電
源、ＣＬ、ＣＬのクロック、ＳＰのスタートパルス、Ｖ
ＢＢのセフ　サハイアス、ＶＩＤＥＯｌ、ｖＩＤＥｏ２
のビデオ出力、ＥＰのエンドパルスである。

静電保護回路はトランジスタ３０１．３０２で構成され
、入出力パッドに過電圧が印加されるとトランジスタ３
０１．３０２でバイパスする。

走査回路はスタートパルス処理回路、シフトレジスタ、
エンドパルス処理回路で構成される。

スタートパルス処理回路はインバータ３０８、ＮＡＮＤ
ゲートＦＯＩ、ＦＯ２及び、クロックドゲート３０６．
３０７で構成される。

シフトレジスタは、クロックドゲート３１０．３１１．
３１５．３１６及びインバータ３１２．３１４．３１７
．３１９で基本セルが構成され実施例では４３３セル有
る。エンドパルス処理回路はクロフクドゲー）３２０．
３２１、インツイータ３２２．３２４、Ｆ１ａ、３３０
．３３１．３３２．３３６及び、ＮＯＲゲート３３５で
構成される。スイッチアレイはトランジスタ８１〜トラ
ンジスタ５１７３４で構成され、センサアレイはフォト
ダイオードＤ１〜フォトダイオードＤ１７３４で構成さ
れる。

エンドパルス処理回路はセンサ選択パルスの前シに同期
した幅の狭いエンドパルスを発生する。

インバータ３３０．３３１．３８２の動作遅れを本実施
例では利用しているが、他のディレィ手段を用いても良
い。

スタートパルス処理回路はエンドパルス処理回路で発生
した幅の狭いエンドパルスを読み込む。

ＮＡＮＤゲートＦＯＩ、ＦＯ２によって幅の狭いスター
トパルスをシフトレジスタの読み込めるセ／す選択パル
スに変換する。スタートパルス百に幅の狭いパルスを入
力すると、ＮＡＮＤゲートＦＯＩの出力が反転してシフ
トレジスタのデータをセットしシフトレジスタのデータ
読み込みと同時にクロック直によってＮＡＮＤゲートＦ
Ｏ２が反転、したがってＮＡＮＤゲートＦＯＩも反転し
て１サイクルのデータ読み込みを終了する。

第４図は密＠型イメージセンサの動作波形図である。第
４図（ａ）は動作初旬、（ｂ）は動作中旬、（Ｃ）は動
作終旬の動作波形であり、ＣＬｌＶＩＤＥＯＩ、ＶＩＤ
ＥＯ２Ｅｔ連Ａｆｉした波Ｅであり途中省略されている
。−１、−２はイメージセンサチップ１０２．１０３の
別を表わす。ＤはＮＡＮＤゲートＦＯＩ、Ｍはインバー
タ３０８、Ｄ１〜Ｄ８６７は各セルのインバータ３１２
．３１７とインバータ３２２、Ｄ、Ｄ８６７はインバー
タ３３２それぞれの出力を表わす。　ＶＩＤＥＯｌ、Ｖ
ＩＤＥＯ２はビデオ出力電流を表わす。

以下特許請求の範囲の項分は記載に従って実施例の説明
を行なう。

ａ）走査回路２０３、走査回路２０３により時系列的に
選択される（第４図Ｄ１−１〜Ｄ８６７−２動作波形参
照）スイッチアレイ２０２、スイッチアレイ２０２とセ
ンサアレイ２０１の一端はそれぞれ共通に接続されもう
一端は各スイッチと各センサ間でそれぞれ接続された（
第３図参照。

各スイッチはトランジスタＳ１〜５１７３４、各セ／す
はフォトダイオードＤ１〜Ｄ１７３４に対応し、奇数番
号のフォトダイオードのアノードを共通にして、ビデオ
配線Ｖ　Ｉ　ＤＥＯ１、偶数番号のフォトダイオードを
共通にしてビデオ配置１ＶＩＤＥＯ２を構成している。

）センサアレイ２０１を含゛むイメージセンサチップ１
０２．１０３を１個以上備えた密着型イメージセンサで
あることが周知事項である。

ｂ）各イメージセンサチップ１０２．１０３の全センサ
（フォトダイオード）を等間隔で直線上に配置したセン
サアレイををする。

第２図に示すように高精度ダイシング端面２０４をスタ
ートパルスｎ側とエンドパルス口側の両側に存すること
により、　第１図に示すように、イメージセンサチップ
１０２のエンドパルス「下側の高精度ダイシング端面２
０４とイメージセンサチップ１０３のスタートパルスｎ
側の高精度ダイシング端面２０４をつきあわせて、高精
度接続面１０６とすることにより上記のセンサアレイと
することができる。また等間隔で直線上に全フォトダイ
オードを配置できることによって従来のイメージセンサ
と比較してデメリットなく使用できる。言い換えれば特
殊な信号処理は不要になる。

Ｃ）各イメージセンサチップ１０２．１０３のビデオ出
力端子ＶＩＤＥＯＩ、ＶＩＤＥＯ２（第２．３図参照）
を共通接続して（第１図参照）ビデオ出力端子ＶＩＤＥ
ＯＩ、　ＶＩＤＥＯ２とする。

複数のイメージセンサチップ１０２．１０３を用いても
、単一のビデオ出力端子ＶＩＤＥＯＩ、ＶＩＤＥＯ２と
することによって周辺回路が簡単になる。

ｄ）１本以上のツイストしたビデオ配置！２０７を存す
る。（第１図参照） クロック配線２０８はビデオ配ｆｉ２０７と浮遊静電容
量を持ち、ビデオ信号電流にクロックノイズ（第４図参
照）を発生させ、Ｓ／Ｎを低下させる。複数のビデオ配
線２０７を存する場合にビデオ配線ごとにクロックノイ
ズの大きさが異なり、それによってＳ／Ｎが異なるので
使いに（い。そこでビデオ配線２０７を相互にツイスト
して、クロック配線２０８との浮遊静電容量をそろえて
、Ｓ／Ｎを同じにしている。

ｅ）常に隣接する２組のセンサブロック（第３図におい
て、奇数と偶数のフォトダイオードのペア）を選択する
走査回路２０３ををする。

走査回路を簡単にするために、マスタースレーブ型シフ
トレジスタのマスター出力、スレーフ出力をゲートせず
にセンサ選択パルスとして用いている（第４図参照）。

４個のフォトダイオードが常にビデオ配線と導通状態で
あるが、菖積動作であるので問題はない。

ｆ）各イメージセンサチツプ１０２．１０３間及び各イ
メージセンサチップ１０２．１０３内においてクロック
の正相及び逆相の配線２０８をツイストした走査回路２
０３を有する。

クロック配線２０８はビデオ配線２０７と７１ｍ静電容
量を持ち、ビデオ信号電流にクロックノイズ（第４図参
照）を発生させ、Ｓ／Ｎを低下させる。クロックノイズ
を抑圧するために正相のクロック配線とビデオ配線及び
逆相のクロック配線とビデオ配線の持つ浮遊静電容量を
等しくする。第１．２図において太線が正相、細線が逆
相のクロック配線２０８である。　第１図に示すように
イメージセンサチップ１０２で正相のクロックを印加す
るクロック配線２０８とイメージセンサチップ１０３で
正相のクロックを印加するクロック配線２０８は逆側の
位置となっている。これによってクロックノイズを抑圧
する。このようなりロック接続を行なうには第３図で示
すように奇数ビットのフォトダイオードブロック数　（
図では８６７）であることが必要である。

第２図に示すようにイメージセンサチップ内においては
゛、正相（太線）と逆相（細線）のクロック配線２０８
をツイストしてクロックノイズを抑圧している。

ｇ）各イメージチップ１０２．１０３の最終センサ（フ
ォトダイオードＤＩ７３３、　　Ｄ１７３４）の選択パ
ルス（インバータ３２４の出力）のタイミング中に立ち
上がり立ち下がり共変化するエンドパルス端子ＥＰを仔
する。

スタートパル肩面や工／ドパルス口はビデオ配線２０７
と浮遊静電容量を持ち、ビデオ信号電流にノイズ（第４
図参照）を発生させる。しかし、エンドパルスｒ１の立
ち上がりと立ち下がりが、フォトダイオードＤ１７３３
、Ｄ１７３４の！ｔｔＲパルス内に納まるようにするこ
とにより、ビデオ信号電流ＶＩＤＥＯＩ、ＶＩＤＥＯ２
（第４図）上に正負対称のノイズが現れ、これを積分す
ることによりノイズが抑圧され、フォトダイオードＤ１
７３３、Ｄ１７３４の出力が有効となる。

ｈ）各イメージセンサチップ１０２．１０３の入出力端
子２０５に静電保護回路を設ける。

第３図に示すようにトランジスタ３０１．３０２にて設
ける。イメージセンサチップの実装が容易になる。絶縁
基板上に構成した薄膜トランジスタでも上記の静電保護
回路は構成できる。

ｉ）各イメージセンサチップ１０２．１０３の走査回路
２０３が縦列接続された走査回路を仔する。

複数のイメージセンサチップ１０２．１０３を用いても
、単一の走査回路（スタートパルス、クロック−系統の
み）として扱えるので周辺回路が簡単になる。

ｊ）同一実装基板１０１上に各イメージセンサチップ１
０２．１０３を実装する。

複数のイメージセンサチップ１０２．１０３を同一の実
装基板１０１上に実装することにより、取扱いが容易で
ある。

ｋ）プリアンプ６０１、積分器６０２においてクロック
と同一周期の信号を加算あるいは減算して補正する。

第５．６図は密着型イメージセンサの信号処理図である
。　クロック配［２０８のツイストにより、クロックノ
イズを抑圧しているが、残留するクロックノイズをプリ
アンプ入力部あるいは積分器入力部で抑圧する。

第７図は密着型イメージセンサの信号処理図である。第
８図は密着型イメージセンサの信号処理タイムチャート
である。

第７図において、プリアンプ（積分器を含む）５０１に
入力されたビデオ信号Ｖ　Ｉ　ＤＥＯ１、ＶＩＤＥＯ２
は、積分されてビデオ信号■。、５として出力される。

プリアンプ５０１のリセット信号ＤＩＳはビデオ信号ｖ
ｏ　Ｉ　ｇをリセットする。

（第８図参照） ビデオ信号ｖｏ　ｌ　５はサンプルホールド回路５０２
を介して、ビデオ信号Ｖ５Ｈとして出力される。サンプ
ルホールド回路５０２はサンプルホールド信号のハイレ
ベルでサンプル動作、ロウレベルでホールド動作を行な
う。（第８図参照）ビデオ信号ＶＳＯは、スイッチＳＷ
によって、奇数センナ出力と偶数センサ出力が時系列的
に連続したビデオ信号ＶＳＷに変換される。スイッチＳ
Ｗはタイミング信号ＴＳＷに制御される。（第８図参Ｉ
ｌ！　’） ビデオ信号ＶＳＷは、バッファアンプ５０３にバッファ
増幅されて、出力される。

このようにして、奇数フォトダイオードと偶数フォトダ
イオードで分離して出力された信号を合成することがで
きる。

〔発、明の効果〕

以上述べたように本発明によれば、単純な構成により密
行型イメージセンサのコストダウンが、はかれるという
効果を存する。複数のイメージセンサチップを用いても
プリアンプ等の信号処理系統は一系統で済むので、周辺
回路のコストも安いという効果を有する。単純な構成か
つコストも安いことから大型のセンナも容易に、製造上
及びコスト的に実現できるという効果を存する。回路的
にも光学的にも特殊な処理をしていないので、確実性が
高いという効果を存する。

また、複数本のビデオ配線を用いた場合に、それぞれの
ビデオ信号出力のＳ／Ｎが異なるという欠点を、本発明
によって取りのぞいたので、下記ａ）　、ｂ）　、ｃ）
の効果が、明らかなものとなった。

ａ）高解像度化により、単位長さあたりのフォトダイオ
ードの個数が増えても、走査回路のセル数を増やさずに
すむ。これはイメージセンサチップの面積の増加をおさ
え、歩留りの向上につながる。

ｂ）高解像度化により、フォトダイオードの個数が増え
ても、ビデオ信号を分散して処理するので、高速な信号
続出が可能となる。

Ｃ）カラーイメージセンサとして用いた場合、各色ごと
の独立ビデオ出力とすることができるので、インターフ
ェースが容易である。

【図面の簡単な説明】

第１図は、密着型イメージセンサの実装図。 第２図は、イメージセンサチップの外観図。 第３図（ａ）　、（ｂ）　、（ｃ）、（ｄ）は、イメー
ジセンサチップの回路図。 第４図（２Ｌ）、（ｂ）、（ｃ）は、密着型イメージセ
ンサの動作波形図。 第５．６．７図は密着型イメージセンサの信号処理図。 第８図は、密着型イメージセンサの信号処理タイムチャ
ート。 １０１・・・実装基板 １０２．１０３・・・イメージセンサチップ２０１・・
・センサアレイ ２０２・・・スイッチアレイ ２０３・・・走査回路 ２０５・・・入出力端子 ２０７　・Ｉ？デを配線（ＶＩＤＥＯＩ太線、ＶＩＤＥ
Ｏ２細ｔａ＞ ２０８・・・クロック配線（正相太線、逆相細線）ＶＩ
ＤＥＯＩ、Ｖ　Ｉ　Ｄ　Ｅ　Ｏ２・ｅデオ出力端子６０
１・・・プリアンプ ６０２・・・積分器 ＥＰ・・・エンドパルス端子 以　　上 出願人　セイコーエプソン株式会ｔｔ 代理人　弁理士　最　上　　務　他１名ｆ”　’ 釦２．核澄蕎 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）ａ）走査回路、走査回路により時系列的に選択さ
   れるスイッチアレイ、スイッチアレイとセンサアレイの
   一端はそれぞれ共通に接続され、もう一端は各スイッチ
   と各センサ間でそれぞれ接続されたセンサアレイを含む
   イメージセンサチップを１個以上備えた密着型イメージ
   センサにおいて、 ｂ）各イメージセンサチップの全センサを等間隔で直線
   上に配置したセンサアレイ、 ｃ）各イメージセンサチップのビデオ出力端子を共通接
   続したビデオ出力端子、 ｄ）１本以上のツイストしたビデオ配線、 ｅ）常に隣接する２組のセンサブロックを選択する走査
   回路、 ｆ）各イメージセンサチップ間及各イメージセンサチッ
   プ内において クロックの正相及逆相の配線をツイストした走査回路。 ｇ）各イメージセンサチップの最終センサの選択パルス
   のタイミング中に、立ち上がり、立ち下がり共変化する
   エンドパルス端子、 ｈ）各イメージセンサチップの入出力端子に設けた静電
   保護回路、 ｉ）各イメージセンサチップの走査回路が縦列接続され
   た走査回路を備え、 ｊ）同一実装基板上に各イメージセンサチップを実装し
   、 ｋ）プリアンプ、積分器においてクロックと同一周期の
   信号を加算あるいは減算して補正することを特徴とする
   密着型イメージセンサ。