JPS63150971A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPS63150971A JPS63150971A JP29573186A JP29573186A JPS63150971A JP S63150971 A JPS63150971 A JP S63150971A JP 29573186 A JP29573186 A JP 29573186A JP 29573186 A JP29573186 A JP 29573186A JP S63150971 A JPS63150971 A JP S63150971A
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- JP
- Japan
- Prior art keywords
- gate
- floating gate
- region
- control gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性メモリに関し、特に電気的書き込みと
紫外線による消去可能なＭＯＳ型素子を有する不揮発性
メモリ （ＥＰＲＯＭ）に関する。
紫外線による消去可能なＭＯＳ型素子を有する不揮発性
メモリ （ＥＰＲＯＭ）に関する。
従来、この種の不揮発性メモリは第５図に示すように、
半導体基板８にフィールド酸化膜５でチャンネル部６を
画成して、この上に第１ポリシリコンで浮遊ゲート１を
形成し、この上に眉間絶縁膜４を介して第２ポリシリコ
ンで制御ゲート２を形成している。
半導体基板８にフィールド酸化膜５でチャンネル部６を
画成して、この上に第１ポリシリコンで浮遊ゲート１を
形成し、この上に眉間絶縁膜４を介して第２ポリシリコ
ンで制御ゲート２を形成している。
この不揮発性メモリでは、浮遊ゲート１と制御ゲート２
とは眉間絶縁膜４を挾む容量のみで結合しており、その
等価回路は第４図のようになる。
とは眉間絶縁膜４を挾む容量のみで結合しており、その
等価回路は第４図のようになる。
ここで、制御ゲート２と浮遊ゲート１間の容量を０２、
浮遊ゲート１と基板８間の容量を０１とし、制御ゲート
２をｖＧにした時、浮遊ゲート１の電位はＣＩと０２の
比によって決まる値 （Ｃｚ／（Ｃ＋＋Ｃｚ ）ｌｘ Ｖ、 ＝［１／ （１
＋（Ｃ，／Ｃり ］］ Ｘ ＶＧまでしか上がらず、浮
遊ゲートをｖ６近くまで上げるにはＣ＋ ／ Ｃｚの値
を小さく、っまりｃ２の値を大きくする必要がある。
浮遊ゲート１と基板８間の容量を０１とし、制御ゲート
２をｖＧにした時、浮遊ゲート１の電位はＣＩと０２の
比によって決まる値 （Ｃｚ／（Ｃ＋＋Ｃｚ ）ｌｘ Ｖ、 ＝［１／ （１
＋（Ｃ，／Ｃり ］］ Ｘ ＶＧまでしか上がらず、浮
遊ゲートをｖ６近くまで上げるにはＣ＋ ／ Ｃｚの値
を小さく、っまりｃ２の値を大きくする必要がある。
この種の不揮発性メモリは、制御ゲート２と浮遊ゲート
１間の容量が結合されており、その結合容量によって浮
遊ゲート１を動作させるが、浮遊ゲート１は基板８等と
の間とも容量があり、これが浮遊ゲート１が高レベルに
なるのを妨げようとする。上述したように、制御ゲート
２と浮遊ゲート１間の容量がＣＺ、浮遊ゲートと基板間
の容量をＣ８とした時、制御ゲートがＶＧまで上がった
としても、浮遊ゲートの電位は、 ［Ｃｚ ／ （ＣＩ ＋ｃｚ）］ Ｘ ＶＧまでしか上
がらない。
１間の容量が結合されており、その結合容量によって浮
遊ゲート１を動作させるが、浮遊ゲート１は基板８等と
の間とも容量があり、これが浮遊ゲート１が高レベルに
なるのを妨げようとする。上述したように、制御ゲート
２と浮遊ゲート１間の容量がＣＺ、浮遊ゲートと基板間
の容量をＣ８とした時、制御ゲートがＶＧまで上がった
としても、浮遊ゲートの電位は、 ［Ｃｚ ／ （ＣＩ ＋ｃｚ）］ Ｘ ＶＧまでしか上
がらない。
通常、制御ゲート２と浮遊ゲート１間の容量Ｃ２は浮遊
ゲート１の面積を大きくするが、浮遊ゲート１の面積を
大きくすると、浮遊ゲート１と基板８間の容量ＣＩ も
大きくなってしまうという問題があった。
ゲート１の面積を大きくするが、浮遊ゲート１の面積を
大きくすると、浮遊ゲート１と基板８間の容量ＣＩ も
大きくなってしまうという問題があった。
本発明はゲート面積を増大することなく浮遊ゲートの高
レベルをより高くまで上げることができ、メモリの高密
度化を可能にした不揮発性メモリを提供することを目的
としている。
レベルをより高くまで上げることができ、メモリの高密
度化を可能にした不揮発性メモリを提供することを目的
としている。
本発明の不揮発性メモリは、浮遊ゲートの一部をゲート
酸化膜を介して基板の不純物領域上に形成するとともに
、この不純物領域はディプレーション状態としかつ制御
ゲートと同電位に保持している。
酸化膜を介して基板の不純物領域上に形成するとともに
、この不純物領域はディプレーション状態としかつ制御
ゲートと同電位に保持している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
図において、１は１層目のポリシリコンで構成した浮遊
ゲート、２は２層目のポリシリコンで構成した制御ゲー
ト、３はゲート酸化膜、４は眉間絶縁膜、５はフィール
ド酸化膜、６はメモリセルを構成するＭＯＳ型トランジ
スタＱのチャンネル部、７はディプリーション状態とな
っている不純物領域（ここではＮ型領域）、８は基板で
ある。
ゲート、２は２層目のポリシリコンで構成した制御ゲー
ト、３はゲート酸化膜、４は眉間絶縁膜、５はフィール
ド酸化膜、６はメモリセルを構成するＭＯＳ型トランジ
スタＱのチャンネル部、７はディプリーション状態とな
っている不純物領域（ここではＮ型領域）、８は基板で
ある。
浮遊ゲート１の一部はトランジスタＱのチャンネル部６
−の上に、他の一部はフィールド酸化膜５上に、更に他
の一部はディプリーション状態のＮ型領域７の上にレイ
アウトされている。また、制御ゲート２は浮遊ゲート１
を全て覆うようにレイアウトされている。更に、前記デ
ィプリーション状態のＮ型領域７の電位は前記制御ゲー
ト２と同電位になるように電気的に接続されている。
−の上に、他の一部はフィールド酸化膜５上に、更に他
の一部はディプリーション状態のＮ型領域７の上にレイ
アウトされている。また、制御ゲート２は浮遊ゲート１
を全て覆うようにレイアウトされている。更に、前記デ
ィプリーション状態のＮ型領域７の電位は前記制御ゲー
ト２と同電位になるように電気的に接続されている。
第２図はその平面図を示しており、制御ゲート２とディ
プリーション状態のＮ型領域７とがワード線を構成し、
途中ダイレクトコンタクト９でお互いに接続されている
。なお、Ｓはメモリーセルのソース領域、Ｄはメモリー
セルのドレイン領域である。
プリーション状態のＮ型領域７とがワード線を構成し、
途中ダイレクトコンタクト９でお互いに接続されている
。なお、Ｓはメモリーセルのソース領域、Ｄはメモリー
セルのドレイン領域である。
この構成では、浮遊ゲートエと制御ゲート２の間の容量
は、１層目と２層目のポリシリコン間容量と、１層目の
ポリシリコン１とディプリーション状態のＮ型領域７と
の容量の和となり、この値が第４図の０２に相当する。
は、１層目と２層目のポリシリコン間容量と、１層目の
ポリシリコン１とディプリーション状態のＮ型領域７と
の容量の和となり、この値が第４図の０２に相当する。
また、第４図のＣ８に相当するのは浮遊ゲート１と基板
８の容量及びトランジスタのゲート部分の容量の和とな
る。
８の容量及びトランジスタのゲート部分の容量の和とな
る。
Ｃ１／Ｃ２の値を小さくすれば、浮遊ゲートｌの高レベ
ルは制御ゲート２の高レベルに近づく、つまりＣＩの値
をなるべく小さく抑え、Ｃ３の値を大きくすればよい。
ルは制御ゲート２の高レベルに近づく、つまりＣＩの値
をなるべく小さく抑え、Ｃ３の値を大きくすればよい。
そのためには、浮遊ゲート１のうちフィールド酸化膜５
上の部分をなるべく小さくおさえ、ディプリーション状
態のＮ型領域７上の面積を大きくすればよい。
上の部分をなるべく小さくおさえ、ディプリーション状
態のＮ型領域７上の面積を大きくすればよい。
例えば、浮遊ゲート１となる１層目のポリシリコンのう
ちメモリーセルのゲートとなる部分の面積をＳＩ、フィ
ールド酸化膜上の面積を３２、ディプリーション状態の
Ｎ型領域上の面積をＳ、とし、制御ゲートを■Ｉ）。に
した時に同じ浮遊ゲートの面積で従来の構造と本発明に
よる構造とでは浮遊ゲートの電位にどれだけの差が生じ
るかを比べると以下のようになる。
ちメモリーセルのゲートとなる部分の面積をＳＩ、フィ
ールド酸化膜上の面積を３２、ディプリーション状態の
Ｎ型領域上の面積をＳ、とし、制御ゲートを■Ｉ）。に
した時に同じ浮遊ゲートの面積で従来の構造と本発明に
よる構造とでは浮遊ゲートの電位にどれだけの差が生じ
るかを比べると以下のようになる。
但し、１層目と２層目のポリシリコン間の容量を６Ｘ１
０−’（ＰＦ／μ２〕、ゲート容量を７×１０−’ （
ＰＦ／μ２〕、１層目のポリシリコンと基板との容量を
５ｘ Ｌ ０−５（ＰＦ／μ２〕としている。
０−’（ＰＦ／μ２〕、ゲート容量を７×１０−’ （
ＰＦ／μ２〕、１層目のポリシリコンと基板との容量を
５ｘ Ｌ ０−５（ＰＦ／μ２〕としている。
本発明の場合
６０ ＋ ６０ Ｘ Ｓ２／Ｓｌ ＋ １３０ Ｘ ｓ
＊／ｓ＋１３０＋６５ｘＳｚ／Ｓｔ ＋１３０ ｘｓｉ
／ｓ＋従来の場合 ６０ ＋６０ｘ Ｃ５ｔ 、＋ Ｓ、ｌ）／ｓ＋１３０
＋６５Ｘ （Ｓｚ ＋Ｓｌ ）／Ｓ＋実際に面積を入
れて計算してみると次のようになる。
＊／ｓ＋１３０＋６５ｘＳｚ／Ｓｔ ＋１３０ ｘｓｉ
／ｓ＋従来の場合 ６０ ＋６０ｘ Ｃ５ｔ 、＋ Ｓ、ｌ）／ｓ＋１３０
＋６５Ｘ （Ｓｚ ＋Ｓｌ ）／Ｓ＋実際に面積を入
れて計算してみると次のようになる。
（Ｓｚ／Ｓ＋＝１） （Ｓｔ／Ｓ＋□５） （Ｓｔ
／Ｓ＋□１） （Ｓｔ／Ｓ＋＝５）Ｓ＊／ＳＩ＝ １
０．７７Ｘ ＶａｌｌＯ，８４Ｘ Ｖ＋＋ｏ ０．６
９Ｘ Ｖｏｏ Ｏ，６９Ｘ ｖｔｌ。
／Ｓ＋□１） （Ｓｔ／Ｓ＋＝５）Ｓ＊／ＳＩ＝ １
０．７７Ｘ ＶａｌｌＯ，８４Ｘ Ｖ＋＋ｏ ０．６
９Ｘ Ｖｏｏ Ｏ，６９Ｘ ｖｔｌ。
Ｓａ／Ｓ＋□２ ０．８４ＸＶｎｎ ｏ、８７ｘｖｌｌ
ｔｌＯ，７４ＸＶｏｏ Ｏ，７２ＸＶｏ。
ｔｌＯ，７４ＸＶｏｏ Ｏ，７２ＸＶｏ。
Ｓ：Ｉ／Ｓｌ＝ ５ ０．９１Ｘ Ｖ＋＋ｏ Ｏ，９１
Ｘ Ｖｏｏ ０．８１Ｘ Ｖ＋＋ｎ Ｏ，７７Ｘ Ｖｏ
ｗＳ３／５ｌ＝１０ ０．９５ＸＶｅｏ Ｏ，９５ＸＶ
ａｏ ０．８５ＸＶｅｏ Ｏ，８１ＸＶｏａＳｘ／Ｓ＋
□２０ ０．９７ＸＶｏｏ Ｏ，９７ＸＶｏｏ Ｏ，８
８ＸＶｅｏ ０．８６ＸＶｏ。
Ｘ Ｖｏｏ ０．８１Ｘ Ｖ＋＋ｎ Ｏ，７７Ｘ Ｖｏ
ｗＳ３／５ｌ＝１０ ０．９５ＸＶｅｏ Ｏ，９５ＸＶ
ａｏ ０．８５ＸＶｅｏ Ｏ，８１ＸＶｏａＳｘ／Ｓ＋
□２０ ０．９７ＸＶｏｏ Ｏ，９７ＸＶｏｏ Ｏ，８
８ＸＶｅｏ ０．８６ＸＶｏ。
Ｓｚ／Ｓ＋□ｏｏ １．Ｏｘｖ、、ｏ １．ＯＸＶＩ
、ｏ Ｏ，９２ＸＶｏｏ Ｏ，９２ＸＶｏ。
、ｏ Ｏ，９２ＸＶｏｏ Ｏ，９２ＸＶｏ。
この様に同じ面積であれば、本発明は従来のものよりも
浮遊ゲートの高レベルを高く上げることが出来る。
浮遊ゲートの高レベルを高く上げることが出来る。
第３図は本発明の他の実施例であり、図において第１図
及び第２図と同一部分には同一符号を付して詳細な説明
は省略する。
及び第２図と同一部分には同一符号を付して詳細な説明
は省略する。
この実施例では浮遊ゲートｌや制御ゲート２等を始とす
る各部の平面レイアウトが異なるが、前記実施例と同様
の効果を得ることができる。
る各部の平面レイアウトが異なるが、前記実施例と同様
の効果を得ることができる。
以上説明したように本発明は、浮遊ゲートの一部をゲー
ト酸化膜を介してディプリーション状態の不純物領域上
に形成し、かつこの不純物領域を制御ゲートと同電位に
保持しているので、浮遊ゲートの高レベルをより高くま
で上げることができ、これにより同じ電位まで上げる場
合には、より小さい面積で実現できるという効果がある
。
ト酸化膜を介してディプリーション状態の不純物領域上
に形成し、かつこの不純物領域を制御ゲートと同電位に
保持しているので、浮遊ゲートの高レベルをより高くま
で上げることができ、これにより同じ電位まで上げる場
合には、より小さい面積で実現できるという効果がある
。
第１図は本発明の第１の実施例の縦断面図、第２図はそ
の平面図、第３図は他の実施例の平面図、第４図はメモ
リーセルの等価回路、第５図は従来構造の縦断面図、第
６図は従来の平面図である。 １・・・浮遊ゲ′−ト、２・・・制御ゲート、３・・・
ゲート酸化膜、４・・・層間絶縁膜、５・・・フィール
ド酸化膜、６・・・チャンネル部、７・・・Ｎ型領域、
８・・・半導体基板、９・・・ダイレクトコンタクト、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域。 第１図 第２図 第３図 第４図 第０図 第６図
の平面図、第３図は他の実施例の平面図、第４図はメモ
リーセルの等価回路、第５図は従来構造の縦断面図、第
６図は従来の平面図である。 １・・・浮遊ゲ′−ト、２・・・制御ゲート、３・・・
ゲート酸化膜、４・・・層間絶縁膜、５・・・フィール
ド酸化膜、６・・・チャンネル部、７・・・Ｎ型領域、
８・・・半導体基板、９・・・ダイレクトコンタクト、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域。 第１図 第２図 第３図 第４図 第０図 第６図
Claims (2)
- （１）浮遊ゲートと制御ゲートとを備えるＭＯＳ型構造
のメモリセルを有する不揮発性メモリにおいて、前記浮
遊ゲートの一部をゲート酸化膜を介して基板の不純物領
域上に形成するとともに、この不純物領域はディプレー
ション状態としかつ前記制御ゲートと同電位に保持した
ことを特徴とする不揮発性メモリ。 - （２）浮遊ゲートを１層目のポリシリコンで、制御ゲー
トを２層目のポリシリコンで形成し、かつ不純物領域を
Ｎ型領域として構成してなる特許請求の範囲第１項記載
の不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573186A JPS63150971A (ja) | 1986-12-13 | 1986-12-13 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573186A JPS63150971A (ja) | 1986-12-13 | 1986-12-13 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63150971A true JPS63150971A (ja) | 1988-06-23 |
Family
ID=17824442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29573186A Pending JPS63150971A (ja) | 1986-12-13 | 1986-12-13 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63150971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369256U (ja) * | 1989-11-10 | 1991-07-09 | ||
| JPH03225965A (ja) * | 1990-01-31 | 1991-10-04 | Toshiba Corp | 紫外線消去型不揮発性半導体メモリ装置 |
-
1986
- 1986-12-13 JP JP29573186A patent/JPS63150971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369256U (ja) * | 1989-11-10 | 1991-07-09 | ||
| JPH03225965A (ja) * | 1990-01-31 | 1991-10-04 | Toshiba Corp | 紫外線消去型不揮発性半導体メモリ装置 |
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