JPH088316B2 - 紫外線消去型不揮発性半導体メモリ装置 - Google Patents
紫外線消去型不揮発性半導体メモリ装置Info
- Publication number
- JPH088316B2 JPH088316B2 JP2021556A JP2155690A JPH088316B2 JP H088316 B2 JPH088316 B2 JP H088316B2 JP 2021556 A JP2021556 A JP 2021556A JP 2155690 A JP2155690 A JP 2155690A JP H088316 B2 JPH088316 B2 JP H088316B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- element isolation
- control gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は２層ゲート構造のMOSトランジスタをメモ
リセルとして用いた紫外線消去型不揮発性半導体メモリ
装置に関する。
リセルとして用いた紫外線消去型不揮発性半導体メモリ
装置に関する。
（従来の技術） フローティングゲート及びコントロールゲートを有す
る２層ゲート構造のMOSトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性半導体メモリ装置（以
下、EPROMと称する）では、メモリセルのフローティン
グゲートに選択的に電荷、例えば電子を蓄積させること
によって、データのプログラムが行われ、紫外線の照射
によってデータの一括消去が行われる。
る２層ゲート構造のMOSトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性半導体メモリ装置（以
下、EPROMと称する）では、メモリセルのフローティン
グゲートに選択的に電荷、例えば電子を蓄積させること
によって、データのプログラムが行われ、紫外線の照射
によってデータの一括消去が行われる。
第２図は従来のEPROMのメモリセル・アレイの構成を
示すものであり、第２図（ａ）はパターン平面図、第２
図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図、
第２図（ｃ）は同図（ａ）中のＢ−Ｂ′線に沿った断面
図である。図において、21はそれぞれ２層ゲート構造の
上層側に設けられたコントロールゲートであり、これら
コントロールゲート21は行方向に互いに平行して配置さ
れている。22は素子分離絶縁膜であり、これら素子分離
絶縁膜22によって各メモリセル間の素子分離がなされて
いる。この素子分離絶縁膜22と上記コントロールゲート
21とで挟まれた領域がドレイン領域23である。また、こ
のコントロールゲート21を挟んで上記ドレイン領域23と
対向する領域がソース領域24となる。
示すものであり、第２図（ａ）はパターン平面図、第２
図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図、
第２図（ｃ）は同図（ａ）中のＢ−Ｂ′線に沿った断面
図である。図において、21はそれぞれ２層ゲート構造の
上層側に設けられたコントロールゲートであり、これら
コントロールゲート21は行方向に互いに平行して配置さ
れている。22は素子分離絶縁膜であり、これら素子分離
絶縁膜22によって各メモリセル間の素子分離がなされて
いる。この素子分離絶縁膜22と上記コントロールゲート
21とで挟まれた領域がドレイン領域23である。また、こ
のコントロールゲート21を挟んで上記ドレイン領域23と
対向する領域がソース領域24となる。
また、第２図（ａ）中に破線で示した領域は、２層ゲ
ート構造の下層側に設けられたフローティングゲートの
境界領域、つまり第２図（ｂ）中に示すように、コント
ロールゲート21の下層に形成されたフローティングゲー
ト25が存在しない領域であり、セルスリット26と呼ばれ
ている。なお、第２図（ｂ）において、31はＰ型のシリ
コン基板、32はこの基板31とフローティングゲート25と
の間に設けられたゲート間絶縁膜、33はフローティング
ゲート25とコントロールゲート21との間に設けられたゲ
ート間絶縁膜である。
ート構造の下層側に設けられたフローティングゲートの
境界領域、つまり第２図（ｂ）中に示すように、コント
ロールゲート21の下層に形成されたフローティングゲー
ト25が存在しない領域であり、セルスリット26と呼ばれ
ている。なお、第２図（ｂ）において、31はＰ型のシリ
コン基板、32はこの基板31とフローティングゲート25と
の間に設けられたゲート間絶縁膜、33はフローティング
ゲート25とコントロールゲート21との間に設けられたゲ
ート間絶縁膜である。
このように、上記メモリセル・アレイでは、メモリセ
ルが行列状に配置され、かつ各メモリセルは第２図
（ｃ）に示すように、ドレイン領域23とソース領域24と
の間の基板31上にゲート間絶縁膜32を介してフローティ
ングゲート25が設けられ、かつこのフローティングゲー
ト25上にゲート間絶縁膜33を介してコントロールゲート
21が設けられた構造となっている。
ルが行列状に配置され、かつ各メモリセルは第２図
（ｃ）に示すように、ドレイン領域23とソース領域24と
の間の基板31上にゲート間絶縁膜32を介してフローティ
ングゲート25が設けられ、かつこのフローティングゲー
ト25上にゲート間絶縁膜33を介してコントロールゲート
21が設けられた構造となっている。
ところで、メモリの動作速度の高速化を図るために
は、メモリセルの電流駆動能力を向上させる必要があ
る。そのためには、基板31とフローティングゲート25と
の間の容量をC1（第２図（ｃ）中に図示）、フローティ
ングゲート25とコントロールゲート21との間の容量をC2
（同じく第２図（ｃ）中に図示）とすると、これら２つ
の合成容量であるC1・C2/（C1＋C2）を大きくする必要
がある。そのためには、C1、C2個々の容量が大きければ
良い。さらに、データ書き込み時は、基板31とフローテ
ィングゲート25との間に加わる電界が強い程、書き込み
特性が向上する。このため、書き込み特性を考慮する
と、C1よりもC2が大きい方が望ましい。
は、メモリセルの電流駆動能力を向上させる必要があ
る。そのためには、基板31とフローティングゲート25と
の間の容量をC1（第２図（ｃ）中に図示）、フローティ
ングゲート25とコントロールゲート21との間の容量をC2
（同じく第２図（ｃ）中に図示）とすると、これら２つ
の合成容量であるC1・C2/（C1＋C2）を大きくする必要
がある。そのためには、C1、C2個々の容量が大きければ
良い。さらに、データ書き込み時は、基板31とフローテ
ィングゲート25との間に加わる電界が強い程、書き込み
特性が向上する。このため、書き込み特性を考慮する
と、C1よりもC2が大きい方が望ましい。
このような理由により、フローティングゲート25を第
２図（ｂ）のように素子分離絶縁膜22上まで延在させる
ことにより、フローティングゲート25とコントロールゲ
ート21との間の容量C2を大きくするようにしている。ま
た、この容量をさらに大きくするため、従来では、第３
図のパターン平面図に示すように、素子分離絶縁膜22上
でコントロールゲート21とフローティングゲート25の配
線幅を一部太くしたものも開発されている。しかし、こ
のように配線幅を太くしたとしても、従来では、セルス
リット26を素子分離絶縁膜22のほぼ中央に配置するよう
にしているため、太くしたゲート部分はセルスリット25
に食われ、一部分しか残らない。従って、ゲートの一部
分を太くしたことによる効果があまり得られない。
２図（ｂ）のように素子分離絶縁膜22上まで延在させる
ことにより、フローティングゲート25とコントロールゲ
ート21との間の容量C2を大きくするようにしている。ま
た、この容量をさらに大きくするため、従来では、第３
図のパターン平面図に示すように、素子分離絶縁膜22上
でコントロールゲート21とフローティングゲート25の配
線幅を一部太くしたものも開発されている。しかし、こ
のように配線幅を太くしたとしても、従来では、セルス
リット26を素子分離絶縁膜22のほぼ中央に配置するよう
にしているため、太くしたゲート部分はセルスリット25
に食われ、一部分しか残らない。従って、ゲートの一部
分を太くしたことによる効果があまり得られない。
一方、各メモリセルの大きさを縮小して素子の微細化
を図るための対策の一つとして、前記ソース領域24の幅
を狭めることがある。しかし、従来では第２図（ａ）に
示すように、各メモリセルのセルスリット26がソース領
域を挟んで互いに対向する位置に配置されているので、
ソース領域24の幅を狭めることには限界がある。すなわ
ち、セルスリット26は、フローティングゲート25を複数
のメモリセル間で一体的に形成した後、このフローティ
ングゲート25を選択的にエッチング除去することにより
形成しており、このエッチングの際に同時にソース領域
24の一部もエッチングされる。従って、電流路として必
要十分な幅Ｗ（第２図（ａ）に図示）を確保するために
はソース領域24の幅をあまり狭めることはできない。
を図るための対策の一つとして、前記ソース領域24の幅
を狭めることがある。しかし、従来では第２図（ａ）に
示すように、各メモリセルのセルスリット26がソース領
域を挟んで互いに対向する位置に配置されているので、
ソース領域24の幅を狭めることには限界がある。すなわ
ち、セルスリット26は、フローティングゲート25を複数
のメモリセル間で一体的に形成した後、このフローティ
ングゲート25を選択的にエッチング除去することにより
形成しており、このエッチングの際に同時にソース領域
24の一部もエッチングされる。従って、電流路として必
要十分な幅Ｗ（第２図（ａ）に図示）を確保するために
はソース領域24の幅をあまり狭めることはできない。
（発明が解決しようとする課題） このように従来の紫外線消去型不揮発性半導体メモリ
装置では、動作の高速化及びメモリセルの書き込み特性
の向上並びに素子の微細化を満足に図ることができない
という欠点があった。
装置では、動作の高速化及びメモリセルの書き込み特性
の向上並びに素子の微細化を満足に図ることができない
という欠点があった。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、微細化が向上しつつフローティン
グゲートとコントロールゲートからなる２層ゲートのパ
ターン面積を大きくして動作の高速化を図る紫外線消去
型不揮発性半導体メモリ装置を提供することにある。
であり、その目的は、微細化が向上しつつフローティン
グゲートとコントロールゲートからなる２層ゲートのパ
ターン面積を大きくして動作の高速化を図る紫外線消去
型不揮発性半導体メモリ装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の紫外線消去型不揮発性半導体メモリ装置は、
コントロールゲート及びフローティングゲートを有する
２層ゲート構造のMOSトランジスタからなる複数のメモ
リセルを前記コントロールゲートが行方向に延在するよ
うに行列状に配置した紫外線消去型不揮発性半導体メモ
リ装置において、行方向に隣接する前記メモリセル及び
ドレイン領域を分離する素子分離絶縁膜と、前記素子分
離領域上に設けられ、隣接する行間に対し列方向に互い
に接近するように伸びたコントロールゲート・フローテ
ィングゲート延在部と、少なくとも前記素子分離領域上
において前記コントロールゲート・フローティングゲー
ト延在部に隣接して設けられた前記フローティングゲー
トを分離するためのセルスリットとを具備し、ソース領
域を挟んで隣接する前記セルスリットは行方向の位置が
相違するように配置されていることを特徴とする。
コントロールゲート及びフローティングゲートを有する
２層ゲート構造のMOSトランジスタからなる複数のメモ
リセルを前記コントロールゲートが行方向に延在するよ
うに行列状に配置した紫外線消去型不揮発性半導体メモ
リ装置において、行方向に隣接する前記メモリセル及び
ドレイン領域を分離する素子分離絶縁膜と、前記素子分
離領域上に設けられ、隣接する行間に対し列方向に互い
に接近するように伸びたコントロールゲート・フローテ
ィングゲート延在部と、少なくとも前記素子分離領域上
において前記コントロールゲート・フローティングゲー
ト延在部に隣接して設けられた前記フローティングゲー
トを分離するためのセルスリットとを具備し、ソース領
域を挟んで隣接する前記セルスリットは行方向の位置が
相違するように配置されていることを特徴とする。
（作 用） この発明では、列方向で隣接するメモリセルではセル
スリットを互い違いに配置し、かつこれらセルスリット
を素子分離絶縁膜上に配置させることにより、ソース領
域の電流路を十分に確保したうえでソース領域の幅が狭
められる。
スリットを互い違いに配置し、かつこれらセルスリット
を素子分離絶縁膜上に配置させることにより、ソース領
域の電流路を十分に確保したうえでソース領域の幅が狭
められる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る紫外線消去型不揮発性半導体
メモリ装置（EPROM）のメモリセル・アレイの構成を示
すものであり、第１図（ａ）はパターン平面図、第１図
（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図であ
る。図において、１はそれぞれ２層ゲート構造の上層側
に設けられたコントロールゲートであり、これらコント
ロールゲート１は行方向に互いに平行して配置されてい
る。２は素子分離絶縁膜であり、これら素子分離絶縁膜
２によって各メモリセル間の素子分離がなされている。
この素子分離絶縁膜２と上記コントロールゲート１とで
挟まれた領域がドレイン領域３である。また、このコン
トロールゲート１を挟んで上記ドレイン領域３と対向す
る領域がソース領域４となる。
メモリ装置（EPROM）のメモリセル・アレイの構成を示
すものであり、第１図（ａ）はパターン平面図、第１図
（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図であ
る。図において、１はそれぞれ２層ゲート構造の上層側
に設けられたコントロールゲートであり、これらコント
ロールゲート１は行方向に互いに平行して配置されてい
る。２は素子分離絶縁膜であり、これら素子分離絶縁膜
２によって各メモリセル間の素子分離がなされている。
この素子分離絶縁膜２と上記コントロールゲート１とで
挟まれた領域がドレイン領域３である。また、このコン
トロールゲート１を挟んで上記ドレイン領域３と対向す
る領域がソース領域４となる。
また、第１図（ａ）中に破線で示した領域は、２層ゲ
ート構造の下層側に設けられたフローティングゲート５
の境界領域、つまり第１図（ｂ）中に示すように、コン
トロールゲート１の下層に形成されたフローティングゲ
ート５が存在しない領域、セルスリット６である。な
お、第１図（ｂ）において、11はＰ型のシリコン基板、
12はこの基板11とフローティングゲート５との間に設け
られたゲート間絶縁膜、13はフローティングゲート５と
コントロールゲート１との間に設けられたゲート間絶縁
膜である。
ート構造の下層側に設けられたフローティングゲート５
の境界領域、つまり第１図（ｂ）中に示すように、コン
トロールゲート１の下層に形成されたフローティングゲ
ート５が存在しない領域、セルスリット６である。な
お、第１図（ｂ）において、11はＰ型のシリコン基板、
12はこの基板11とフローティングゲート５との間に設け
られたゲート間絶縁膜、13はフローティングゲート５と
コントロールゲート１との間に設けられたゲート間絶縁
膜である。
この発明では、第１図（ａ）で示されるように、列方
向で隣接するメモリセルではセルスリット６を互い違い
に配置している。これにより、ソース領域４において、
互い違いにセルスリット６が存在することになるので、
電流路を十分に確保しつつ、ソース領域４の幅を狭める
ことができる。また、列方向で隣接するメモリセルに共
通化する素子分離絶縁膜２上で、セルスリット６に食わ
れずにフローティングゲート５の領域を増大させること
ができる。
向で隣接するメモリセルではセルスリット６を互い違い
に配置している。これにより、ソース領域４において、
互い違いにセルスリット６が存在することになるので、
電流路を十分に確保しつつ、ソース領域４の幅を狭める
ことができる。また、列方向で隣接するメモリセルに共
通化する素子分離絶縁膜２上で、セルスリット６に食わ
れずにフローティングゲート５の領域を増大させること
ができる。
従って、コントロールゲート１及びフローティングゲ
ート５からなる２層ゲートを伸ばすことができるので、
基板11とフローティングゲート５との間の容量C1は従来
と同じだとしても、フローティングゲート５とコントロ
ールゲート１との間の容量C2は大きくなる。
ート５からなる２層ゲートを伸ばすことができるので、
基板11とフローティングゲート５との間の容量C1は従来
と同じだとしても、フローティングゲート５とコントロ
ールゲート１との間の容量C2は大きくなる。
また、それぞれのメモリセルの素子分離絶縁膜２の片
側だけは直線的なパターンが形成されるので、パターン
の縮小化に寄与する。また、露光工程で両側が凸形で丸
くなる従来の素子分離絶縁膜のパターンに比べてセルト
ランジスタ形成後の幅のばらつきが軽減できる利点もあ
る。
側だけは直線的なパターンが形成されるので、パターン
の縮小化に寄与する。また、露光工程で両側が凸形で丸
くなる従来の素子分離絶縁膜のパターンに比べてセルト
ランジスタ形成後の幅のばらつきが軽減できる利点もあ
る。
上記実施例によれば、例えば基板11とフローティング
ゲート５との間の面積S1が従来のものと同一だとする
と、フローティングゲート５とコントロールゲート１と
の間の面積S2は従来の第３図のものと比べて1.4倍大き
くなる。通常、フローティングゲート５とコントロール
ゲート１との間のゲート間絶縁膜13の膜厚は絶縁耐圧の
関係上、基板11とフローティングゲート５との間のゲー
ト間絶縁膜12の膜厚より1.5倍程度厚い。そこで、前記C
1を１とした場合、従来例ではC2＝2.1、この発明の実施
例ではC2＝2.9となる。従って、合成容量Ｃ＝C1・C2/
（C1＋C2）は、従来例ではＣ＝0.68、この発明の実施例
ではＣ＝0.74となる。よって、飽和領域での電流は従来
より10％多く流すことができ、動作の高速化が図れる。
また、コントロールゲート１に電圧Ｖをかけてフローテ
ィングゲート５に電子を注入する注入効率を決める、ゲ
ート間絶縁膜12にかかる電圧は、従来例では0.68V、こ
の発明の実施例では0.74Vとなり、より多くの電子が注
入できる。
ゲート５との間の面積S1が従来のものと同一だとする
と、フローティングゲート５とコントロールゲート１と
の間の面積S2は従来の第３図のものと比べて1.4倍大き
くなる。通常、フローティングゲート５とコントロール
ゲート１との間のゲート間絶縁膜13の膜厚は絶縁耐圧の
関係上、基板11とフローティングゲート５との間のゲー
ト間絶縁膜12の膜厚より1.5倍程度厚い。そこで、前記C
1を１とした場合、従来例ではC2＝2.1、この発明の実施
例ではC2＝2.9となる。従って、合成容量Ｃ＝C1・C2/
（C1＋C2）は、従来例ではＣ＝0.68、この発明の実施例
ではＣ＝0.74となる。よって、飽和領域での電流は従来
より10％多く流すことができ、動作の高速化が図れる。
また、コントロールゲート１に電圧Ｖをかけてフローテ
ィングゲート５に電子を注入する注入効率を決める、ゲ
ート間絶縁膜12にかかる電圧は、従来例では0.68V、こ
の発明の実施例では0.74Vとなり、より多くの電子が注
入できる。
［発明の効果］ 以上説明したようにこの発明によれば、素子分離絶縁
膜のパターンの変更により、微細化が向上しつつフロー
ティングゲートとコントロールゲートからなる２層ゲー
トのパターン面積を大きくして動作の高速化が実現さ
れ、しかもばらつきを抑えたセルトランジスタの形成が
できる紫外線消去型不揮発性半導体メモリ装置が提供で
きる。
膜のパターンの変更により、微細化が向上しつつフロー
ティングゲートとコントロールゲートからなる２層ゲー
トのパターン面積を大きくして動作の高速化が実現さ
れ、しかもばらつきを抑えたセルトランジスタの形成が
できる紫外線消去型不揮発性半導体メモリ装置が提供で
きる。
第１図（ａ）はこの発明に係るEPROMのセル構造の一実
施例による構成を示すパターン平面図、第１図（ｂ）は
同図（ａ）中のＡ−Ａ′線に沿った断面図、第２図
（ａ）は従来のEPROMのセル構造を示すパターン平面
図、第２図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った
断面図、第２図（ｃ）は同図（ａ）中のＢ−Ｂ′線に沿
う断面図、第３図は従来のEPROMのセル構造を示す一部
のパターン平面図である。 １……コントロールゲート、２……素子分離絶縁膜、３
……ドレイン領域、４……ソース領域、５……フローテ
ィングゲート、11……シリコン基板、12,13……ゲート
間絶縁膜。
施例による構成を示すパターン平面図、第１図（ｂ）は
同図（ａ）中のＡ−Ａ′線に沿った断面図、第２図
（ａ）は従来のEPROMのセル構造を示すパターン平面
図、第２図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った
断面図、第２図（ｃ）は同図（ａ）中のＢ−Ｂ′線に沿
う断面図、第３図は従来のEPROMのセル構造を示す一部
のパターン平面図である。 １……コントロールゲート、２……素子分離絶縁膜、３
……ドレイン領域、４……ソース領域、５……フローテ
ィングゲート、11……シリコン基板、12,13……ゲート
間絶縁膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】コントロールゲート及びフローティングゲ
ートを有する２層ゲート構造のMOSトランジスタからな
る複数のメモリセルを前記コントロールゲートが行方向
に延在するように行列状に配置した紫外線消去型不揮発
性半導体メモリ装置において、 行方向に隣接する前記メモリセル及びドレイン領域を分
離する素子分離絶縁膜と、前記素子分離領域上に設けら
れ、隣接する行間に対し列方向に互いに接近するように
伸びたコントロールゲート・フローティングゲート延在
部と、 少なくとも前記素子分離領域上において前記コントロー
ルゲート・フローティングゲート延在部に隣接して設け
られた前記フローティングゲートを分離するためのセル
スリットとを具備し、 ソース領域を挟んで隣接する前記セルスリットは行方向
の位置が相違するように配置されていることを特徴とす
る紫外線消去型不揮発性半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021556A JPH088316B2 (ja) | 1990-01-31 | 1990-01-31 | 紫外線消去型不揮発性半導体メモリ装置 |
| US07/648,131 US5255219A (en) | 1990-01-31 | 1991-01-30 | Ultraviolet-erasable type nonvolatile semiconductor memory device having asymmetrical field oxide structure |
| KR1019910001602A KR940010570B1 (ko) | 1990-01-31 | 1991-01-31 | 자외선 소거형 불휘발성 반도체 메모리장치 |
| DE69102151T DE69102151T2 (de) | 1990-01-31 | 1991-01-31 | Durch ultraviolette Strahlung löschbare, nichtflüchtige Halbleiterspeichervorrichtung mit einer asymmetrischen Feldoxid-Struktur. |
| EP91101282A EP0440222B1 (en) | 1990-01-31 | 1991-01-31 | Ultraviolet-erasable type nonvolatile semiconductor memory device having asymmetrical field oxide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021556A JPH088316B2 (ja) | 1990-01-31 | 1990-01-31 | 紫外線消去型不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225965A JPH03225965A (ja) | 1991-10-04 |
| JPH088316B2 true JPH088316B2 (ja) | 1996-01-29 |
Family
ID=12058285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021556A Expired - Lifetime JPH088316B2 (ja) | 1990-01-31 | 1990-01-31 | 紫外線消去型不揮発性半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5255219A (ja) |
| EP (1) | EP0440222B1 (ja) |
| JP (1) | JPH088316B2 (ja) |
| KR (1) | KR940010570B1 (ja) |
| DE (1) | DE69102151T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790452A (en) * | 1996-05-02 | 1998-08-04 | Integrated Device Technology, Inc. | Memory cell having asymmetrical source/drain pass transistors and method for operating same |
| KR100227625B1 (ko) * | 1996-11-04 | 1999-11-01 | 김영환 | 반도체 소자의 테스트 패턴 제조방법 |
| JP3742069B2 (ja) | 2003-05-16 | 2006-02-01 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| KR100579127B1 (ko) | 2003-11-19 | 2006-05-12 | 한국전자통신연구원 | 다중 빔 통신을 위한 위성 중계기용 스위치 제어 장치 및그 방법 |
| US9691776B2 (en) | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
Family Cites Families (15)
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