JPS63150972A

JPS63150972A - 半導体装置

Info

Publication number: JPS63150972A
Application number: JP29920886A
Authority: JP
Inventors: Seiji Hashimoto; 征史橋本
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1986-12-15
Filing date: 1986-12-15
Publication date: 1988-06-23
Anticipated expiration: 2010-12-20
Also published as: JPH07120718B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、産業上の利用分野本発明は半導体装置に関し、例えば不揮発性半導体メモ
リーに関するものである。

口、従来技術不揮発性半導体メモリーとして、電気的に情報の書き込
み及び消去が可能なＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａ
ｌｌｙ　ｅｒａｓａｂｌｅ　ａｎｄ　ｐｒｏｇｒａｍｍ
ａｂｌｅ　ｒｅａｄｏｎｌｙ　ｍｅｍｏｒｙ　）が有用
である。

現在汎用されているＥＥＰＲＯＭのメモリーセル構造を
第２図に示すが、この図では理解容易のために断面を表
すハツチングは図示省略している。

第２図に示すメモリーセルにおいて、Ｐ−型シリコン基
板１の一生面にＮ　型ソース領域２、Ｎ＋型ドレイン領
域３、耐型半導体領域（ビット線）４が形成され、これ
らの領域上には５ｉ０２膜（ゲート絶縁膜）５を介して
、Ｎチャネルの記憶用トランジスタ７’ｒ１を構成する
ポリシリコンのフローティングゲート６とコントロール
ゲート７とが積層され、かつＮチャネルの選択用トラン
ジスタＴｒ２を構成するポリシリコンの選択ワード線８
が設けられている。ゲート絶縁膜５の一部は１００〜１
５０人程度に薄くしてフォウラーーノルトハイム（Ｆｏ
ｗｌｅｒ　−Ｎｏｒｄｈｅｉｍ）　　（Ｆ　−Ｎ　）　
　トンネル領域による電荷の移動が可能となるトンネル
領域９となっている。この薄膜部１０の下には不純物濃
度の高い拡散１ｉｆ３が形成されており、フローティン
グゲート６との間に電圧を印加して薄膜部１０に高電界
をかけられるようになっている。また、コントロールゲ
ート７とフローティングゲート６とは絶縁膜（一般には
５ｉ０２膜）１１によって電気的に絶縁されている。

このようなメモリーセルにおいて、データーの書き込み
及び消去は、フローティングゲート６に電子又はホール
の注入をすることにより実現できる。電子又はホールの
注入は、酸化膜５を薄くした部分（第２図中、トンネル
領域９又は薄膜部１０で示した部分）でトンネル現象を
ひきおこさせ、そこにトンネル電流を流すことで実現さ
せる。例えば、Ｎチャネルの場合は、ホールを注入して
セルに書き込みを行い、また電子を注入すれば情報の消
去を行える。Ｐチャネルの場合は動作がその逆である。

ここで、トンネル電流は、薄い酸化膜１０に加えられる
電界の強さの関数であり、従ってフローティングゲート
の電位（Ｖ）：　）の関数となる。トンネル電流（ＩＦ
Ｎ）がすべてＦｏｗｌｅｒ　　Ｎｏｒｄｈｅｉｍのトン
ネル電流であるとするなら、 ■とであり、ＶＦ　が大きくなると、流れる電流も多くなる
。データの書き込み時間はトンネル電流に反比例する。

よって、ＶＦを大きくできればデータの書き込み時間も
短縮できる。これまで、メモリー素子の集積度を高める
ために、フローティングゲートの電位は外部から与える
ことはしないで、コントロールゲートの電位を高くし、
容量比でＶＦを与えていた。今、第２図中において、基
板１−フローティングゲート６間の容量をＣＦ、フロー
ティングゲート６−コントロールゲート７間の容量をＣ
６としたとき、基板電位を０とし、コントロールゲート
の電位をＶ、とすると、ＶＦ　は、で与えられる。ＣＦ
は、酸化膜５の薄いトンネル領域１０もあって、Ｃｃに
比べて大きな値となるので、ＶＦは■９のＡ以下である
というのが従来のものであった。このため、書き込み時
間の短縮を図るために、書き込み時のみ、外部から高い
電圧を与えるとか、内部に電圧上昇回路を入れるという
方法がとられていた。しかしこれでは、回路構成及びそ
の制御が複雑化し、消費電力も上昇してしまう。

ハ３発明の目的本発明の目的は、簡単な構成であるにも拘わらず、所望
の高電位を効率良く実現できる構造の半導体装置を提供
することにある。

二０発明の構成即ち、本発明は、第１の電極と第２の電極とが酸化シリ
コン層によって電気的に分離されている半導体装置にお
いて、前記酸化シリコン層にシリコン原子が過剰に含有
されていることを特徴とする半導体装置に係るものであ
る。

本発明において望ましい実施態様によれば、上記の各電
極としてのフローティングゲートとコントロールゲート
との間の５ｉＯ２１ＪにＳｉを添加することにより、フ
ローティングゲートとコントロールゲートとの間の電気
的絶縁と、絶縁破壊耐圧とを保ちながら、実効的な誘電
率を高めてフローティングゲートとコントロールゲート
との間の容量を大きくし、これによって書き込み効率の
高いＥＥＰＲＯＭメモリー等の不揮発性半導体メモリー
を提供することができる。

ホ、実施例以下、本発明の詳細な説明する。

第１図〜第４図は、本発明の第１の実施例によるＥＥＰ
ＲＯＭのメモリーセル部を示すものである。

まず指摘すべきことは、既述した如く、データの書き込
み効率を高めるためには、コントロールゲート７とフロ
ーティングゲート６との間の静電容量Ｃをフローティン
グゲート６と基板１との間の静電容（ＩＣよりできるか
ぎり大きくすればよい。フローティングゲート６とＳｉ
基板１との間の絶縁膜５は一般に５ｉ０２膜を使う。ま
た、Ｓ　ｉ　３　Ｎ　４は５ｉＯｚよりも誘電率が高い
（Ｓｉ０２の３．９に対してＳ　ｉ　３　Ｎ　４は７．
９）ので、コントロールゲート７とフローティングゲー
ト６との間にＳ　ｉ　３　Ｎ　４を使う方法が提案され
たが、ゲート電極を形成しているポリシリコンとの密着
性が良（ないとか、膨張係数の違いから機械的ストレス
がかかるなどの問題点があり、実用化には至っていない
。

これに対し、本実施例では、コントロールゲート７とフ
ローティングゲート６との間の絶縁膜１１として、Ｓｉ
が過剰に添加された３ｉ０２膜を用いている点が極めて
重要である。この絶縁膜１１は、第１図に拡大して示す
ように、両ゲート間において各ゲートとの接触領域が厚
さくｔｚ）５０〜１５０人の薄いＳ　ｉ　Ｏ２部分１１
ａ、ｌｌｂからなっており、これらの５ｉ０２部分に挾
まれる如くにＳｉ過剰の５ｉｏｚ部分１１ｃが厚さくｔ
ｚ）２００〜４００人に連続して設けられたものである
。

そして、絶縁膜１１は全体として厚さく全厚）が３００
〜５００　人である。

上記（７）Ｓｔ過剰５ｉＯｚ部分ｌｉｅは、Ｓ　ｉ　０
２膜１１の誘電率を高めるのに非常に重要であり、また
両側のＳ　ｉ　Ｏ２部分１１ａ及びｌｌｂは、両ゲート
間の電気的絶縁と耐圧の保持とに寄与している。こうし
た観点から、Ｓｉ過剰５ｉ０２部分１１ｃのＳｉ濃度は
Ｓ　ｉ　／　Ｓ　ｉ　０２の重量比で数％〜５０％の範
囲とするのがよい。この範囲を外れて、Ｓｉが少なくな
ると膜の誘電率の向上（即ち、上述のＣの向上）による
Ｖ　の上昇が少なくなり、また５０％を越えると却って
Ｓｉ原子が結晶化して膜が不安定となる傾向がある。ま
た、Ｓｉ／５ｉ０２は通常のデバイスでは３０％程度で
あってよいが、特に本例のようなＥＥＰＲＯＭの場合は
１０％〜１５％とするのが望ましい。

このＳｉ過剰５ｉＯｚ膜１１ｃは絶縁抵抗は低いが、上
記のように５ｉＯｚｌｌａ、Ｌｌｂでサンドインチして
挾み込むことで、Ｓ　ｉ０２と同等の絶縁抵抗が得られ
る。また、本発明者らの測定によれば、Ｓｉ過剰な５ｉ
Ｏｚｌｌｃの誘電率は５ｉｏｚ（３，９）とＳ　ｉ　　
（１１，７）との中盲値であり、Ｓｉ寄りのかなり高い
値をもつことが分かつている。また、酸化膜１１の絶縁
破壊耐圧（２０ＭＶ／ｃｍ）は、同等の膜厚をもつＳｉ
Ｏ２と同等か、それ以上であることも、本発明者の実測
から明らかになっている。また、密着性や、膨張率の差
は５ｉ０２と同等であり、問題はない。

第３図は第２図の平面図、第４図はメモリーセルマトリ
ックスを示すものである。但し、第２図では、酸化膜１
１中の５ｉ０２部分１１ａ、ｌｌｂやＳｉ過剰５ｉ０２
部分１１Ｃは図示省略した。

薄膜構造トランジスタ（記憶用トランジスタ）Ｔｒｉだ
けでマトリックスを構成することはできず、セルマトリ
ックスを構成するには選択用トランジスタ７ｒ２が必要
である。記憶用トランジスタと選択用トランジスタとは
直列に接続させてセルを構成する。また、行デコーダ出
力（ワード線）は選択用トランジスタのゲートに、ビッ
ト線は選択用トランジスタのドレインに接続される。コ
ントロールゲートはアドレス単位で制御が可能なように
構成されている。動作においては、選択されたセルが消
去されていれば、記憶用トランジスタには電流は流れな
い。一方、選択されたセルに書込みがなされていれば、
トランジスタに電流が流れる。

この電流を検出して“１”又は０″が出力される。

上記の如く、本例によるＥＥＰＲＯＭでは、両ゲート間
の絶縁膜１１の誘電率を過剰のＳｉ添加によって高めて
いるので、既述した理由で容量Ｃｃを大きくしてＶＦを
増大させ、これによって書込み電流を増やし、書込み効
率を向上させることができるのである。しかも、過剰の
Ｓｉ添加のみによって実現可能であるから、構造や回路
構成も簡単であり、既存の製造プロセスを実質的に変更
することなく製造可能である。

次に、本例における上記の酸化膜又は絶縁膜１１の形成
方法の一例を第５図について説明する。

まず第５Ａ図のように、Ｐ−型基板１の一生面に、通常
のＥＥＦＲＯＭと同様に５１０２Ｍ’１５を形成した後
、第５Ｂ図のように、マスク１２．１３を被覆し、イオ
ン注入技術によってＮ型不純物（例えばリン）１４を打
ち込んで、アニールしてＮ＋型領領域２３．４を夫々形
成する。但し、これらの領域の深さについては簡略図示
しである。

次いで第５Ｃ図のように、フローティングゲート用のポ
リシリコン膜１５を化学的気相成長技術（ＣＶＤ）で形
成する。そしてこのポリシリコン膜をバターニング（エ
ツチング）して、第５０図のように、記憶用トランジス
タ側のフローティングゲート６と、選択用トランジスタ
側のゲート（ワード線）８とを形成する。

次いで第５Ｅ図のように、ＣＶＤによって、例えばＳＨ
４とＮ２０とのガス流量の比率を連続的に変化させるこ
とにより、ゲート電極近辺は純粋な５ｉＯ２１ｌｂ、ｌ
ｌａを形成させ、中間領域をＳｉ過剰な５ｉ０２膜１１
ｃとする。

そして、２層目のポリシリコン膜をＣＶＤで形成した後
、パターニングして第２図に示したコントロールゲート
７とする。

上記の如き製造プロセスは非常に簡単であり、従来のＥ
ＥＰＲＯＭの製作法をそのまま使うことができる。ただ
し、フローティングゲート用ポリシリコンを形成した後
、いわゆるインターレベル酸化膜１１を作る工程のみが
異なるだけである。

第６図は、第５Ｅ図のＣＶＤに代えて、イオン注入法を
適用した例を示す。

即ち、上記において第５０図の工程後に全面にＳ　ｔ　
Ｏ２膜を形成し、このＳｉＯ２膜に対して第６図のよう
に、直接シリコンイオン１６を注入する。但し、そのＳ
ｉＯ２膜上に５ｉｓＮ＋等を付着させ、その上からＳｉ
のイオン注入を行ってもよい。インターレベルのＳ　ｉ
　Ｏ２膜が非常に薄い場合に後者の手段が必要になる。

その後、Ｓ　ｉ　３　Ｎ　４があるならばそれを剥離し
、ないならばそのまま、次のコントロールゲート用ポリ
シリコンをバターニングで形成する。パターニングによ
りゲートを形成した後、アニールなどにより、イオン注
入によるダメージをとる。なお、アニールは８００°Ｃ
で３０分程度でよい。また、このアニール、又はその後
に続く熱工程で、注入されたＳｔが拡散してゆくことは
ない。ｓ　ｉｏｚ中のＳｉの熱拡散係数が非常に小さい
からである。

第６図の工程において、Ｓｉイオン１６のイオン打ち込
み加速電圧を適当な値に設定することにより、上述した
と同様に中間領域１１ｃのみＳｉ過剰な状態を作ること
ができる。このＳｔのドーズ量は、例えばｌＸ１０”個
／　ｃＪ程度又はそれ未満であってよい。

第７図は、第１図の例と比べて、ゲート電極６．７の領
域においてのみ、酸化膜１１をｌｌａ、１１１ｃで構成
している。

この場合でも、第１図の例と同様に両ゲート間の酸化膜
の誘電率を向上させることができる。なお、第７図の構
造は、第６図のイオン注入時にゲート６の領域以外にマ
スクを被せることによって作成可能である。

以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形が可能である。

例えば、上述の絶縁膜１１中のＳｉ過刺Ｓｉｎ；部分の
位置又は分布は種々変更してよく、同Ｓｉ（部分は３４
４度によっては５ｉ０２膜全体に亘っていてよいし、或
いは上述のＳ　ｉ　Ｏ２部分１１ａ１１１ｂもいずれか
一方は設けなくてもよい。また、Ｓｉ過刺Ｓ　ｉ０２の
Ｓｉ濃度も場所又は厚さと共に変化させてよいし、また
その作り方も変更してよい。また、各ゲートの材質はポ
リシリコンが適切であるが、他の例えばシリサイド（タ
ングステン、タンタル等のシリサイド）又はポリシリコ
ンとの２層構造でもよい。上述の各半導体領域のう１ｂ
、ち少なくとも一部は、導電型を逆にすることができる
。なお、本発明は上述のＥＥＦＲＯＭ以外にも、薄膜部
１０がチャネル上に作られている構造のセルにも通用で
き、更に他の不揮発性メモリーの誘電体膜等に適用して
よい。

へ０発明の作用効果本発明は上述した如く、両電極間の酸化シリコン層にシ
リコン原子を過剰に含有させているので、酸化シリコン
層の誘電率を高めて容量を増大させ、電極にかかる電位
を効率よく高くすることができ、）２　特にメモリーに
おける書込み電流を増やし、書込み効率を向上させるこ
とができるのである。しかも、過剰のＳｉ含有のみによ
って実現可能であるから、構造や回路構成も簡単であり
、既存の製造プロセスを実質的に変更することなく製造
可能である。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図はＥ
ＥＰＲＯＭの記憶用トランジスタの要部断面図、第２図はＥＥＰＲｏＭのメモリーセルの断面図第３図は
第２図の平面図（第３図のｍ−ｍ線断面が第２図である
。）、第４図は同メモリーセルのマトリックスの等価回路図、第５Ａ図、第５日図、第５Ｃ図、第５Ｄ図、第５ε図は
同メモリーセルの作成方法を工程順に示す各断面図、第６図は他の工程を示す断面図、第７図は他の例によるＥＥＦＲＯＭの記憶用トランジス
タの要部断面図である。なお、図面に示す符号において、２・・・・・・・・・ソースｌ域３・・・・・・・・・ドレイン領域４・・・・・・・・・ビット線５・・・・・・・・・５ｉ０２膜６・・・・・・・・・フローティングゲート７・・・・
・・・・・コントロールゲート８・・・・・・・・・ワ
ード線９・・・・・・・・・トンネル領域１１・・・・・・・・・Ｓ　ｉ　Ｏ２膜１１ａ、ｌｌｂ
・・・・・・・・・５ｉ０２部分１１ｃ・・・・・・・
・・Ｓｔ過刺Ｓ　ｉ　０２部分ＣＣ、’　ＣＦ・・・・
・・・・・容量Ｖ？、ＶＦ・・・・・・・・・ゲート電
位Ｔｒｙ・・・・・・・・・記憶用トランジスタＴｒ２
・・・・・・・・・選択用トランジスタである。

Claims

【特許請求の範囲】

１、第１の電極と第２の電極とが酸化シリコン層によっ
て電気的に分離されている半導体装置において、前記酸
化シリコン層にシリコン原子が過剰に含有されているこ
とを特徴とする半導体装置。