JPS59112657A - 書込可能なリ−ドオンリ−メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は書込可能なリードオンリーメモリ椙成体に関す
る゛ものであって、更に詳細には、この様なメモリのセ
ルに関する新規な集積回路構成体に関するものである。

集積回路メモリ装置は１・を来公知である。第１ａ図は
１個の２進数（ピッ１〜）をストアすることの可能な金
属−酸化均一シリコン（ＭＯＳ）電気的に消去可能であ
る書込可能なリードオンリーメモリ（Ｅ　Ｅ　Ｐ　ＲＯ
Ｍ　）セル１９の典型例を示した断面図である。セル１
９はＰ型基板１０と、Ｎ型トレイン１１ｂと、Ｎ型ソー
ス１１ａと、ヂャンネル領Ｌ２１３と、フローティング
ゲート１５ど、制御ゲート１６と、フローティングゲー
ト１５及びドレイ〕／延長部１１０との間のトンネル用
酸化膜１２と、フローティングゲート１５と制御グーＩ
・１６との間に設けられている絶縁酸化膜１８と、フィ
ールド酸化膜１７と、電気的コンタクト１４ａ及びｔ４
ｂとを有している。７０−ティングゲート１５は、絶縁
酸化Ｐ１８を介して制御ゲート１６と容量的に結合され
ている。

セル１９に書込を行ない論理”　１　”をストアする為
には、ドレイン１１ｂをコンタクト１４ｂを介して高電
圧（典型的には約２１ボルト）へ接続させ、且つソース
１１ａをコンタクト１４ａを介して小さイ１正電圧（約
３ポル１−）へ接続させるか又は非接続状態くフローテ
ィング状態）とさせる。

コン］・ロールゲート１６（Ｊ接地接続させる。制御グ
ー１〜１ｃ上の接地電圧はフローティングゲート１５へ
容置的にか２１合され、従って７０−ティングゲート１
５は接地電圧近傍の値に維持される。ドしツイン１１ｂ
及び１−レイン延長部１１Ｃに【ｊ高い正電圧が与えら
れるので、フローティンググー１〜１５内の電子は１−
ンネル用配化肥１２を介し、て１−しｌ−ｒン延長部１
１Ｃ内にトンネル動作によって入り込み、従ってフロー
ティングゲート１５を正味正に帯電した状態とさせる。

、門込が終了ずと］と、フローティンググー１１５はこ
の正電荷を保持し、従って１？ル１９を導通状態とさせ
る為に制御グーミル１６上に印加でろのに必要な電圧を
減少さけろ。

従って、セル１っけその制御ゲート・スレッシュホール
（：電圧（即ち、セル１９をオンさせるの（二Ｉ〆・要
な制御グー１−１６に於ける電圧）が減少されており、
論理１をス（〜アすることになる゛。論理１をストアす
る為に書込か行なわれたセル１９に対する制御グー（−
スレッシュホールド電圧は、通常、Ｏ又は多少負の値（
例えば、−３ボルト）である。

フローティングゲート１５へ正電荷を与えることによっ
て書込が行なわれていないセル１９は通常その制御ゲー
トスレッシュホールド電圧が１ボルトである。

セル′１９に書込まれている内容を消去する為には、コ
ンタク１〜１４１）を介して接地電圧をドレイン１１１
ノへ印加し、且つ高い正の消去電圧（典型的に約２０ポ
ル１〜）を制御ゲート１６へ印加する。

すると、電子かトンネル用酸化膜１２を介してドレイン
延５部１１ｃから７０−テイングゲー１〜１５へ逃げ、
従ってフローティンググー１−１５は放電されてＯ又は
多少負の電圧値となる。消去したセル１９をオンする為
には、制御ゲート１６へ寧ろ高い正の電圧を与えること
が必要である。゛消去した゛′セル１９に対する制御グ
ー１へスレッシュホールド電圧は、例えば、約＋５ボル
トである。

セノ［１９の読取を行なう場合には、ドレイン１１ｂを
小さな正の電圧（典型的に約２ボルト）へ接続し、且つ
ソース１１ａを接地接続させる。センス増幅器く不図示
）がドレイン１１ｂを介して流れる電流を検知する。（
読取電圧（典型的に約２ボルト）を制御ゲート１６へ与
えると、セル１９が論理１をス１−アしている場合には
制御グー１−１６はセル１つをオンさせるのに十分な正
の値となっており（即ち、フローティングゲート１５が
正に帯電している）、一方セル１９が論理Ｏをス１ヘア
している場合にはセル１９をオンさけるのに十分に正の
値ではない（即ち、７０−ティンググート１５はＯか又
は僅かに正の値である）。センス増幅器がセル１９のト
レイン電流を検知し、そのトレイン電流はセル１９がオ
ンしているか又はオフしているかを表わすものであるが
、それはセル１９内にストアされているピッ１への論理
状態（即ち、論理１又は論理Ｏ）によって決定されるも
のである。従って、セル１９内にス］−アされているデ
ータの読取が行なわれる。

ＥＥＰＲＯＭＥＰＲＯＭセルＥＥＰＲＯＭＥＰＲＯＭセ
ルは選択的な書込や消去及び読取を行なうことを可能と
させる周辺回路と共に形成することが可能である。この
様なアレイは、例えば、゛１６Ｋｂ電気的に消去可能な
非揮発性メモリ（Ａ１６　Ｋ　ｂ　　Ｅ　１ｅｃｔｒｉ
ｃａｌ　ｌｙ　　Ｅ　ｒａｓａｂｌｅ　　Ｎ　ｏｎｖ。

１ａｔｉｌｅ　　Ｍｅｍｏｒｙ　）　”　、　　Ｗ、　
　Ｓ、Ｊｏｈｎｓｏｎ等、１９８０年ＩＥＥＥ・インタ
ーナショナル・ソリッドステイト・サーキッツ・コンフ
エレンス、１５２頁の文献に記載されている。

第１ｂ図は典型的な従来の消去可能である書込可能なリ
ードオンリーメモリ（Ｅ　Ｐ　、ＲＯＩｖｌ　）セル２
４を示しており、それは制御グーｉ〜２５と、フローテ
ィングゲート２６とＮ型ソース領域２３　ａと、Ｎ型ド
レイン領域２８ｂと、絶縁層２７と、フィールド酸化膜
２９と、ゲート酸化膜３０と、Ｐ型チャ、ンネル３２と
Ｐ型基板３１とを有している。セル２４に書込を行なう
場合には、高い正の電圧（典型的に約２０ボルト）をト
レイン２８ｂ及び制御ゲート２５へ印加し、ソース２８
ａを接地接続する。この制御ゲート２５へ印加した高電
圧は７０−ティングゲート２６へ容量的に接続され、従
ってチャンネノ（３２が導通状態とされてセル２４をオ
ンさせる。ドレインには高電圧が印加されているので、
かなり多量の“′ホット″な電子がチャンネル３２内に
発生され、この様なパホッ１へ″な電子はゲートｎ９化
膜３０の電位ＰＩ壁に打勝つのに十分に高いエネルギを
有するものである。

これらのホットな電子が、制御ゲート２５へ印加されて
いる正電圧によって正電位状態にあるフローティングゲ
ート２６によって吸引され且つ集積される。これらのフ
ローティングゲート２６上に集積されたホラ１へな電子
はフローティングゲートの電圧を負の状態とさせ、且つ
セル２４の制御ゲートスレッシュボールド電圧を数ポル
１〜だけ上昇させる。従って、論理゛１′°ビットがセ
ル２４内にストアされる。セル２４の読取を行なう場合
には、読取電圧（典型的に２乃至３ボルト）をドレイン
２８１］及び制御ゲート２５へ印加し、ソース２８ａを
接地接続させる。制御ゲート２５へ印加した読取電圧は
、セル２４が論理１をストアしている場合にはセル２４
をオンさせるのには十分に高いものではないがセル２４
が論理０をストアしている場合にはセル２４をオンさせ
るのに十分に高いものである。第１ａ図のＥＥＰＲＯＭ
に関して前に説明したのと同様な方法でセンス増幅器〈
不図示）を使用してセル２４内にストアされているデー
タの検出を行なう。

ＥＰＲＯＭセル２４の消去を行なう場合には、紫外線を
７０−ティンググ−１−２６へ照射させる。

フローティングゲートを囲繞しているパッシベーション
用の酸化膜２７は紫外線を透過させる。紫外線は十分に
高いホトンエネルキを有しており、フローティングゲー
ト２６上に於ける電子に十分なエネルギを付与し、従っ
てこれらの電子は酸化膜３０の電位障壁に打勝つことが
可能となり、７０〜テイングゲート２６からチャンネル
３２へ飛出し、従って７０−テインググート２６が放電
される。

ＥＰＲＯＭ装置を構成するＥＰＲＯＭセルのアレイは選
択的な書込動作及び読取動作を可能とする周辺回路と共
に形成することが可能である。消広動作は紫外線照ｑ１
を使用して全アレイに対して行なわれる。この様なＥＰ
ＲＯＭセルのアレイは、例えば、Ｇ　、・ｐ　ｅｒｌｅ
ｇｏｓ等の寄稿によるパスケール化ｔｖｌ　ＯＳ技術を
使用した６　４　Ｋ　　Ｅ　Ｐ　ＲＯＩｖｌ（Ａ　　６
４Ｋ　　ＥＰ’ＲＯＭ　　Ｕｓｉｎｇ　　Ｓｃａｌｅｔ
１ＭＯ８Ｔｅｃｔ＋ｎｏｌｏｕ　　）　”　、　　１９
８０年ＩＥＥＥ−インターナショナル・ソリッドステイ
ト・サーキッツ・コンフエレンス、１４２頁の文献に記
載されている。

集積回路のコンデンサに於いては、又更に詳細にはメモ
リ装置に於いては、２つの導電層の間の薄い絶縁層がこ
れら２つの導電層を容量的に結合している。例えは、消
去可能である書込可能なリードオンリーメモリ（ＥＰＲ
Ｏ〜１）のメモリセル（第１ｂ図）又は電気的に消去可
能である書込可能なリードオンリーメモリ（ＥＥＰＲＯ
Ｍ）セル（第１ａ図）に於いては、７０−ティングゲー
ト（例えば第１ａ図のフローティングゲート１５）は通
常二酸化シリコン（Ｓｔ０２）又は窒化シリコン（Ｓｔ
　３Ｎａ　）の凄い絶縁層１８によって制御ゲート１６
（第１ａ　歯）から分離されている。

この絶縁層が極めて薄いものであることが必要であり、
即ち制御ゲート１６とフローティングゲート１５との間
の容量がフローティングゲート１５とその他の領域（例
えば、フローティングゲート１５とトレイン延長部１１
Ｃとの間）との間の容量と比較して大きなものであって
、従ってフローティングゲート１５上の電圧が制御ゲー
ト１６上の電圧に密接に追従し、トンネル用酸化１１１
２を槙切って大きな電圧降下が発生され吉込及び消去動
作時にｈ６いてトンネル用電流を発生することが可能で
なければならない。しかしながら、この薄い絶縁層１８
は良好な絶縁特性を有するものでなければならず、従っ
てフローテイングゲート１５上にストアされている電荷
が長時間（即ち　１２５℃において１０年）経つ内に洩
れてしまい７０−ティングゲート１５が放電されること
がない様なものでなければならない。厚さが極めて薄く
且つ良好な絶縁特性を有する様な絶縁層を設けることは
至難の技である。例えば、絶ｍ層１８を極めて薄く〈叩
ち５００Å以下）（二形５見した場合には、７０−テイ
ンゲゲ−１へ１５と１１７１Ｉ′ｎゲート１６との間に
高い容叫び得られるが、この様な絶縁層１８の絶縁特性
及びその耐性は貧弱なものである。従って、絶縁層１８
内に欠陥が存在する場合（−は、制御グー１〜１６はフ
ローティングゲート１５と電気的に接続された状態とな
ることがあり、従って装置の電気的な欠陥を発生するこ
ととなる。一方一絶縁膚１８が貧弱な絶縁特性を有する
場合には、７日−ティングゲ−１−１５が制御ゲート′
１６を介して好まｌ〕からさる充電乃至は放電が行なわ
れることどなる。絶縁層１８に於けるこの仔な欠陥が発
生する事を防止する為に、絶縁層１８は、Ｓ！Ｏ；を使
用して構成される場合には、約６００乃至７００人の最
小の呼さを有する様に形成されるものでむけれ【ｆなら
ない。この寧ろ厚い酸化ｌ１９をｖ！２縁層縁日１Ｂて
一使用する場合には、フローティンググ−１−１５と制
せログート１６との間に必要な容量を１ｑる為に制御グ
ー１−１６とフローティンググー１〜１５との間に大き
なオーバーラツプ領域が必要とされる。この俤な大きな
Ａ−バーラップ領域はセル寸法を大きくさせる。セル寸
法が大きくなると装置の寸法が大型となり、チップ寸法
が増加するに従って製品の歩留が箸しく減少するので極
めて好ましからざる事態となる。

通常、制御ゲート１６及びフローティンググ＝１へ１５
は、公知のポリシリコンゲート技術の利点により、ドー
プした多結晶シリコン（圏々゛′ポリシリコンパ又は゛
′ポリ″と呼称される〉によって形成する。ポリシリコ
ンフローティングゲート１５と５１０２絶縁層１８と、
ポリシリコン制御ゲート１６とて形成される“ザントイ
ッチ″溝造を使用する場合には少なくとも２つの問題が
存在する。１つの問題は、表面の凹凸（第２図に示しで
ある）てあり、それは制御ゲート１６と絶縁層１８との
間及び絶縁層１８とフローティングゲート１５との間の
ポリシリコン−３ｉ０２界面における凹凸である。第２
図に示した如く、界面Ａ及びＢに沿ってシリコン原子が
不均衡に分布することによって形成される尖った点Ｃが
存在すると、制可グー１〜１６とフローティンググー１
〜１５との間に於（プる電圧差が比較的低いものであっ
ても点Ｃに於いて局所、的な高電界が発生し従って尖っ
た点Ｃに於いて絶縁破壊が発生ずる。ポリシリコンでは
なく単結晶シリコンの上に成長させた同じ厚さを有する
ＳｉＯ２の層と比較して、Ｃに於ける低電圧ブレークタ
ウンは３乃至４倍低い電圧で発生する場合がある。ポリ
シリコンフローデインクゲート１５と、５ｔＯ２絶縁層
１８と、ポリシリコン制御グー１〜１Ｇとによって形成
されるサン１−イッヂ信造を使用する場合の別の問題点
は、酸化膜を形成した後にポリシリコン粒子が成長する
ことによって起こされる。これらの粒子は薄い絶縁層１
８（第３図参照）をパンデスルーさけるのに十分な大き
さを有する場合があり、従って制御グー１−１６とフロ
ーティングゲート１５（第１ａ図）の間に電気的ショー
トを発生させる。絶縁層１８をパンチスルーさせること
がないシリコン粒子は絶縁層１８の厚さを減少させ、従
って絶縁層１８の絶縁強度を減少させる。

制御ゲート１６とフローティンググ−１−１５との間に
高容量を得る１つの方法は、絶縁層１８を酸化タンタル
又はその他の酸化物等のような５１０２の誘電率よりも
大きな誘電率を有する物頁で形成することである。そう
した場合には、成る与えられた容量に対して、この様な
高い誘電率を有する物質から形成された絶縁層１８はＳ
！０２で形成される絶縁層１８はど薄くする必要がない
。

しかしながら、この様な高い誘電率を有する物質は、物
質の組成１ｌｌｌＩｉｉＩが劣っており且つ高温度にお
ける１ｉｌｉＰＩ的不安定性が存在するので二酸化シリ
コンはど良好な絶縁特性を有するものではない。更に、
この様な高い誘電率を有する酸化物を形成することは現
在の集積回路製造技術と適合性を有するものではなく、
従ってこの様な高い誘電率を有ケる酸化物を非揮発性集
積回路メモリに於いて容易に使用することが不可能であ
る。

メモリ装置のフローティングゲートと制御ゲートとの間
にシリコンリッチＳ　！　０２　、’Ｓ　！　０２　／
シリコンリッチ５ｔ０２の複合層を使用することは、Ｄ
、Ｊ、θ胸ａｒｉａ等の寄稿にょる゛シｌノコンリッヂ
Ｓ：０２膜を使用した３１０２内ｌ＼の高電流の注入及
び、実験的応用（＠　ｉｇｈ　　Ｃｕｒｒｅｎｔ　　Ｉ
ｎｊｅｃｔｉｏｎ　　ｌ　ｎｔｏ　　３　ｉ　Ｑ　２　
　Ｕ　ｓｉｎｇ　　３１−ｒｉｃｌ＋３ｉ０２Ｆｉ１ｍ
ｓ　　ａｎｄ　　ｌ：ｘｐｅｒｉｍｅｎｔａｌ　　Δｐ
ｐ１ｉｃａｔｉｏｎｓ　）　”　、ザ・フィジックス−
、ｉプ・ＭＯＳ・インシュレータース、　Ｇ、　１ｕｃ
ｏｖｓｋｙ等、１９８０年版、の文献に記載されている
。この文献に記載されている構造を第４ａ図に示しであ
るう絶縁層４４がポリシリコンゲート４Ｇとポリシリコ
ンフローティングゲート４５との間に形成されている。

ｆ３ｈｒｑ＜４は、更に詳細に第４ｂ図に示した如く、
３個の図４４ａ　、４４ｂ及び４４ｃをＴｉしている。

Ｆ　４４　ａ及び４４ｃはシリコンリッチな二酸化シリ
コン（即ち、豊富な過剰のシリコン原子を含有する二酸
化シリコン）で形成されており、且つ！？’９４４１）
は実質的に純粋な二酸化シリコンで形成されている。第
４図に示した上掲の文献に記載されているＥ　Ｅ　））
　ＲＯＭの動作は第１ａ図に示した従来のＥＥＰＲＯＭ
と類似しているが１つの大きな違いがある。即ち、フロ
ーティングゲート４５は制（９ゲー１へ４６を介して充
電及び放電がなされ、且つ３層椙造４４を使用して制御
グー１へ４６とフローティンググ−［−４５との間に於
いて３日４台造絶縁体４４を介し１ヘンネル動作を行な
う電子を注入して所望【二よりフローティングゲート４
５を充電させるか又は放電させる。絶縁層４４を介して
フローテ（ンググー１へ４５がら制御ゲート４５ハ、電
子をトンネル動作させることによってフローティンクゲ
ー１〜を正に帯電させると、上述し。

Ｉ：Ｄ　ｉｍａｒｉａＱ）　！−ランジスク１４０の制
御ゲートスｌノッシ１小−ルド電圧が減少し、従って論
理１がストア６れる１、一方、絶縁層４４含介して制御
グーｉ〜４６から７１］−ティングゲ−１〜４５へ電子
をトンネル動作させることによってフｏ　−−嘔イ〕／
ググー１へ４５をＱ２１させると、上述しＴＣＤｉｎ＋
ａｒｉａのｉ〜ランシスタ１４０の制御ゲートスレッシ
ュホールド電圧が上昇し、従って論理０がストアさ机る
。

上述したＤ　ｉｍａｒｉａの文献に記載されている様に
、シリコンリッチなＳｉＯ２の２つの層の間に薄い３ｉ
０２の層を形成リ−ることによって、サンドイッチ（合
成どした絶縁層の中央のＳｉ　０２層と同じ７さを有す
る５ｔＯ２の単一の層を介して電流を注入する場合と比
較して３円宿造とした場合の中央の５ｉｎ２−を介して
の電流の注入は著しく向上される。この３層借成とした
絶縁構造は、博々、″゛二重汚子注入措）盾（ＤＥＩＳ
）”と呼称される。

本発明は以上の点にｔ〜みなされたものであって、−し
述した如き問題点を解消し新規な構成を有するプログラ
ム可能なリードオンリーメモリ装置を提供する事を目的
とする。本発明によれば、制御グー１−とフローティン
グゲートとの間に設けられ且つ電気的及び物理的な完全
性を提供するのに十分な慶さを右すると共に高い等価誘
電率を右づる複合絶縁層を有する独特なＥ　Ｅ　Ｐ　Ｒ
ＯＭ装置及びＥＦ　ＲＯＭ装置が提供される。この複合
絶縁層は、シリコン基板内に集積回路を製造する為に使
用される方法と適合性を有する方法を使用して製造され
る。本発明に基づいて複合絶縁層を使用でることにより
、ポリシリコンフローテイングゲ−１〜及びＳ！０２絶
縁層によって分離されているポリシリコン制御ゲートを
使用する従来のＥＰＲＯＭ装置及びＥ　Ｅ　Ｐ　ＲＯＭ
装置に於いて経験されていた成る種の問題、例えは尖っ
たシリコンの点が絶縁破壊強度を低下させるという問題
及びポリシリコン粒子の成長によって絶縁層が破壊され
るという様な問題を緩和している。本発明によれば、メ
モリ装置は、ポリシリコン制御グー［へと二酸化シリコ
ンとの間及びポリシリコンフローティングゲートと二酸
化シリコンとの間に於いてシリコンリッチ’；ＫＳＩＯ
２からなるバッファ層く即ち、尖った点に於ける異常に
高い電界をバッファし、且つポリシリコン粒子の成長が
薄い絶縁酸化膜をパンチスルーすることを防止する為の
Ｐ）を有するものである。

ＥＥＰＲＯｆＶＩ装置の７０−ティングゲートと制御ゲ
ートとの間に於いて電子注入用の構造（トンネル用酸化
膜と均等）として複合絶縁層を使用する従来技術と比較
して、本発明の１実施例に於いては、複合絶縁層はＥＥ
ＰＲＯＭ又はＥＰＲＯＭの制御グー１〜及び７０−ティ
ングゲートとの間に於ける部分的に緩和可能な絶縁体と
して懇能するものである。、この本発明実施例に於ける
複合絶縁層は、従来の薄い絶縁層の場合に経験されてい
た絶縁上及びブレークダウン上の問題を発生することな
しにフローティングゲートと制御ゲートとの間に高い容
色を与えるものであり、トレイン延長部及びフローティ
ングゲートとの間に於いてグー１〜酸化膜を介して電子
の注入が行なわれ（ＥＥＰＲＯＭ）、且つチャンネルと
７０−チイングゲーｔ−（ＥＰＲＯＩＶＩ＞との間に於
いてゲート酸化ｌＩ９を介して電子の注入が行なわれる
。

本発明の別の実施形態によれば、複合絶縁層が１〜レイ
ン延長部（ＥＥＰＲＯＭ＞又はヂＶンネル（ＥＰＲＯＭ
）と７０−ティンググートどの間に構成され、且つトン
ネル用酸化膜として開催し、その際に１−ンネル用酸化
膜の単一の層を使用する従来の構造のものと比較して１
ヘンネル動作効率を増加させることが可能である。

以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明する。第６図は本発明に基づいて構成
され＃：　Ｅ　Ｅ　Ｐ　ＲＯＭセルフ８の１実施例を示
している。このＥＥＰＲＯＭセルフ８はＰ型シリコン７
９内に形成されており、Ｎ型ソース８３と、Ｎ型ドレイ
ン８４と、フィールド酸化膜８７と、ゲート酸化膜８７
ａと、ノロ−ティングゲート８１と、制御ゲート８ｏと
、部分的に緩和可能な複合絶縁膜８６とを有している。

ＥＥＰＲＯＭセルフ８は、又、Ｎ型ドレイン領域８４と
７０−ティングゲート８１との間に設けられたｌ〜ンネ
ル用酸ｆヒｌｌＮ８５を有している。トンネル用酸化嘆
８５は、フローティングゲート８１とＮ型ドレイン領域
８４との間に於いて電子を１〜ヘンネル動させることを
可能とするものであり、そうすることにより従来のＥＥ
ＰＲＯＭに関して前に説明した様にセルフ８に対して書
込及び消去を行なうことが可能である。

制御ゲート８ｏとフローティングゲート８１との間に形
成されている複合＄８縁層８６を更に詳細に第５ａ図に
示しである。複合絶縁層８６は、シリ］ンリッチなＳ　
Ｉ　Ｏ’２　”ｊ５８６　ａと、５ｉＯｚ層８６ｂと、
シリコンリッチな９；０２層８６Ｃとで形成されている
。部分的に緩和可能な絶縁膜８６の上部Ｑ８６ａ及び下
部層Ｆ３５ｃは所謂゛シリコンリッヂ°゛な５ｉｎ２層
であり、従ってこれらの層８６ａ及び８６０は豊富な自
由シリコン原子を有していることを意味している。上１
らしたＤｉｍＥＩ　Ｉ’　ｔ　ａに開示され°Ｃいる様
に、シリコンリ・ノチなＳ＋　０２　ｎ５６ａ及び８６
Ｃは電子の注入を行なう為に使用されるものではないが
、本発明に基づいて３ｉ０２層８６ｆ’ｌ及び８６Ｃを
部分的に門ｆＯ可能な絶縁１９として使用する場合には
、シリコンリッヂな５ｔＯ２層８６ａ及び８６ｃを［）
ｉｍａｒｉａ等によって使用され、ている自由シリコン
含有色と類似した４０乃至６５原子％の範囲内の自由シ
リコン含有門でもって形成されることが望まし４Ｘ０シ
リコンリッチ’、’Ｉｓ　ｆ　０２　Ｆ１ａ　６ａ及び
８６Ｃの厚さは１５０人乃至５００人程度の範囲のもの
とすることが望ましい。何故ならば、これらの層の厚さ
を厚くすると緩和時間が一層長くなり（この点について
は後に詳説する）、又これらの層を薄くづると複合絶縁
層８６の物理的な完全性が崩れることとなり、従って複
合絶縁層８６を介して制御ゲート８０とフローティング
ゲート８１との間に短絡回路を形成する可能性が増大す
る。複合絶縁層８６の中央層８６ｂは二酸化シリコン層
であって、好適には約　１００人乃至３００人の範囲の
厚さを有するものである。このＳ！　０２からなる中間
層８６ｂの厚さを厚くすると、制御グー１へ８０とフロ
ーティングゲート８１との間の容量が減少し、一方その
厚さを厚くすると、複合絶縁層８６の絶縁破壊強度が低
下する。

シリコンリッチな５ｆ０２のｌ１１８６ａ及び８６Ｃは
゛緩和可能“°なものであり、従って制御グー１−８０
とフローティングゲート８１との間に電界が印加される
と、１Ｍ８６ａ及び８６Ｃは十分な導電性を呈し、従っ
て制御ゲート８０及びフローティングゲート８１から第
５ｂ図に示した様に短期間（緩和時間）で層８６ｃ及び
８６ａの上表面及び下表面へ電荷が移動され、その後に
、電界の強さを増加させると、絶縁Ｆ　８６１）の両側
に存在する電荷が増加し、緩和可能なｔｆｆｉ縁層８６
ａ及び８６ｃｌ；Ｊｆｆｉ気的４こ制御ゲート８０及び
フＤ−テ・ｒレグゲート８′１の′１部として閤能覆る
。前）ホしたＤｔｌｌｌａｒｉａの文献に開示されてい
るもの（こ於いては、同杯のサンドイッチ構造を使用し
・てフローティンググーｉ〜内に電子を注入させており
、容量結合を増加させる為に部分的に緩和可能な絶縁膜
として使用しているものではない。Ｄｉｎ＋ａｒｉａの
構造と比較すると、本発明の場合には、絶縁層８６を介
して制御ゲート８０からフローティンググーｉ・８１へ
電子がトンオル動作を行なうものではない。何故ならば
、本発明に於いては、印加された高電圧のはΔの１８ｒ
！がカップリング用の絶縁層８Ｇの両側に現われるに過
ぎない。このことは、楢成体７８の″結合比″（この点
については後に詳説する）が前述した０！ｌ！１ａｒｆ
ａのセル１４０とは著しく異なるものだからである。

緩和時間Ｔは、制御ゲート８０とフローティングゲート
８１との間に電圧＼ｌＯを印加さぜた後に緩和可能な絶
縁層８６５゜及び８６ｃが電気的に制御ゲート８０及び
７０−テインググート８１の１部として夫々機能する様
になるまでに必要とする時間として定義される。絶縁１
１８６ｂの両側に於ける電圧が制御ゲート８０とフロー
ティンググー１−８１との間の電圧の約９５％に等しく
なった場合に、緩和可能な絶縁層８６ａ及び８６　ＣＩ
Ｊ＜電気的に夫々制御ゲート８０及びフローティングゲ
ート８１の１部として機能する様になると考えられる。

緩和時間Ｔは緩和可能な絶縁層８６ａ及び８６Ｃの導電
度に逆比例する。又、緩和可能な絶縁層８６ａ及び８６
ｃの導電度は夫々の層８６ａ及び８６ｃを横切る電界に
関し指数的に増加する。

好適には、緩和可能な絶縁層８６ａ、８６ｃ内の自由シ
リコン原子の割合によって決定される緩和可能な絶縁層
８６ａ及び８６ｃの導電度を適切に選択することによっ
て緩和時間Ｔを極めて短いものとする。例えば、１０乃
至１００マイクロ秒程度の緩和時間Ｔとする場合には、
緩和可能な絶縁層８６ａ及び８６ｃの必要とされる導電
度は胴８６ａ及び８６Ｃの自由シリコン含有色を約４０
乃至６５％と一す゛ることによって得られる。緩和可能
な絶縁層８６ａ、及び８６ｃの緩和が発生すると、層８
６ａ及び８６０内に小さな維持電界が存在し・、この電
界は７間電荷を層３６ａ及び８６ｃ内に維持さける。こ
の維持電界は極めて小さい（ｔｌｆｌち、ＦＦ４８６　
ａ及び８６０の自由シリコン含有垣が約５０県子％であ
ることに対応して６８６ａ及び８６Ｃが十分に高い導電
度を有する場合に１０′″ボルト、／”ｃｍに比べて苔
しく小さい）。

第５Ｃ図、第５　ｄ図及び第５ｅ図は第５ａ図の部分的
に緩和可能な複合絶縁層８６の定性的な特性を示した各
グラフ図であるｅ電界を絶縁層８６に印加しまた後であ
って緩和時間Ｔが経過でる前□に於ては、岡８６ａ及び
８６ｃは未だ完全に緩和されておらず、従ってこれら２
つの層は制御ゲート８０及びフローティングゲート８１
の１部として夫々機能するというよりも電気的に全絶縁
復合岡８６の１部として；１咳能する。緩和時間Ｔが経
過すると、層８６ａ及び８６ｃは完全に緩和され、且つ
電気的に夫々制御ゲート８０及びフローテイングゲート
８１の１部として暇能し、複合絶縁層８６の絶縁ＴＪＪ
ｉｔ壇電圧は給電圧８６ｂの絶縁破壊電圧と等しくなる
。第５Ｃ図は、第５ａ図の複合絶縁層８６ｂの両側に印
加させる電圧Ｖｏを示している。第５ｄ図は中央の絶縁
層８６ｂの両側に於ける電圧の時間に関して変化する状
態を示しており、第５ｅ図は制御グー１−８０とフロー
ティングゲ−１−８１との間に時間ｔ＝Ｑに於いて電圧
Ｖｏを印加した後に制御グーｒ−８０とフローティング
ゲート８１との間の容色が時間に間して変化する状態を
示している。緩和時間Ｔ及び維持電圧Ｖｓｕｓ（空間電
荷を層８６ａ及び８６ｃ内に維持するのに必要な電圧）
が両方とも小さい場合（叩ら、Ｔ〈〈１０ミリ秒であり
Ｖｓｕｓ’＜＜１０ボルト）、全体の厚さが３つの層８
６ａ　、８６ｂ及び８６ｃの全てによって決定されるも
のであっても、この複合絶縁構成体８６は容量的には単
一の層８６１〕を使用したものと等価である（ｔ＞Ｔで
ある場合）典型的な従来のＥＥＰＲＯＭ装置に於いては
、閂込及び消去動作を行なう場合には、第１ａ図のＥＥ
ＰＲＯＭ１９の制御ゲート１６へ約１０ミリ秒の期間を
有する約２０ボルトのパルスを印加させる。本発明によ
れば、書込及び消去動作を行なう場合に、従来のＥＥＰ
ＲＯ〜１に於いて使用されていたＳ！０２からなる６０
０乃至７００人の層１８（第１図）の代りに第５ａ図及
び第６図の複合絶縁層８６を使用して行なう。第５ａ図
の複合絶縁１部成体に於いてはその物理的及び電気的な
完全性が良好であるので、中央の５ｔ０２層８６ｂを絶
縁特性を失うことなしに１００人程度に薄くすることが
可能である。本発明の原理に基づいて偶成されるＦ　Ｅ
　Ｐ　ＲＯＭの制御ゲート８ｏ及びフローティングゲー
ト８１の間の容量結合は、制御ゲートと７０−テイング
グートとの間の絶縁層として６００乃至７００人の厚さ
の５ｔＯ２層を使用する従来のＥ　Ｅ　Ｐ　ＲＯＭ　４
部成体と比べて６乃至７倍向上されている。

シリコンリッチな５ｔＯ２層はシリコンと３ｉ０２どの
２相混合物であって、シリコンリッチなＳ　！　０２　
Ｂはその全体に亘って極めて小さなシリコン粒子が、分
散されている。このシリコンリッチな５ｉ０２層は、半
導体製造技術に於いて清々遭遇することのある高湿度（
典型的に、・約１，１００’Ｃ）に於いて惰めて安定し
ている。更に、シリコンリッチなＳ！０２層内に形成さ
れるシリコン粒子は急速に飽和寸法である約１００人の
大きさに到達する。何故ならば、この酸化物内に存在す
る余分のシリコンの羽は限定的であり、従ってそのこと
がシリコン粒子の寸法を約１００人へ制限させる働きを
している。この事は従来のメモリの構造と著しく対比さ
れる点てあって、従来の構造に於いては、ポリシリコン
層にｒ１接して形成さ机たＳ　ｉ　０２　層の中に大き
なシリコン付子が浸透する可能性がある。シリコン原子
は酸化物内に於いては外めで小さな拡散係数を有するも
のであるから爾後の半導体装置の処理工程に於いてシリ
コン粒子が凝集することがなく、従ってシリコンリッチ
なＳｉｎ２Ｉｍ８６ａ及び８６ｃ又はＳ　！　０２　ｆ
ｆ１８６ｂ　　（第５ａ図）内に大きなシリコン粒子を
形成することが防止される。複合絶縁層８６は化学的に
安定であるから、ポリシリコン制御ゲート１６とフロー
ティンググー１へ１５との間に単一の８１０２絶縁層の
みを使用した従来の装置（第１図）の歩留と比較して著
しく向上した歩留を得る事が可能である。

本発明によれば、制御ゲート８０とフローティンググ−
１−８１との間の容ｆｆ１ｃ＋　　（第６図）は制御ゲ
ートとフローティンフグ−１〜との間に単一の５１０２
絶縁層を使用する従来の（古道のものと比べて６乃至７
倍程度向上されている。フローティングゲート８−１と
ドレイン８４との間の容置をＣ２とすると、制御ゲート
８．０のフローティンググー１−８１に対する結合比η
は次式て定額される（尚、寄生容りを無視する）。

η　−ＣＩ　／　（ＣＩ　＋０２　） 尚、η　−制御グー１−８０のフローティンググー１へ
８１に対する結合比 Ｃ１−制御ゲート８０とフローティンググー１−８１と
の間の容昂 Ｃ２＝フローテイングゲート８１とトレイン８４との間
の客月 成る与えられた容１ｃ２（フローティングゲート８１と
ドレイン８４との間の絶縁層として償能するトンネル用
酸化膜８５に起因して提供される容量に略依存する）に
対して、容量Ｃ１が増加すると結合比ηが増加し、従っ
てセルフ８に書込を行なう為に成る与えられた電圧を容
員的にフローティングゲート８１へ結合させる為に制御
ゲート８０へ印加されることが必要である書込電圧は低
下する。一方、成る与えられた容Ｗ’ｉ　Ｃ２に対して
、容Ｉ　Ｃ＋が増加すると成る与えられた書込用電圧を
制御ゲート８０へ印加させてセルフ８へ書込を行なうこ
とが可能であるのに必要な成る与えられた結合比ηを得
るのに要求されるフローティングゲート８１の面積（セ
ルフ８の上から見た場合の面積）は減少する。この様に
フローティングゲート８０の寸法が減少すると、セルフ
８の寸法が減少され、１・１つて従来のメモリアレイよ
りも一層高畜度の複数個のセルフ８を有するメリセルを
製造することが可能となる。

第５ａ図に門して再度説明すると、３Ｎ信成からなる複
合絶縁層は、例えば、半導体業胃に於いてよく知られて
い−る低圧力化学蒸着（ＣＶＤ）技術を使用して構成す
ることが可能である。例えば、ＣＶＤ反応温度である７
００℃に於いて２゛つの活性ガス５ｉｎ４及びＮ２０の
気体流量比を調ｎｉ）　６−ることによって、シリコン
リッチなＳ！０２からなる層及び糺粋な３ｉ０２からな
る層を順次付着形成させる。部分的に緩和可能な絶縁層
８６を形成する為にその他の方法も使用することが可能
であッテ、例えば１−ＰＣＶＤ（低圧ＣＶＤ）があり、
ＬＰＧＶＤを使用した場合には通常膜の一様性が良好で
あるから人員生産する為の製造方法として好適なものと
考えられる。この様なＬＰＧＶＤ技術は、例えば、ＲＯ
３ｌｅｒの寄稿による″ポリシリコン１．窯化物及び酸
化物に対する低圧ＣＶＤ生産プロセス（Ｌ　ｏｗ　　Ｐ
　ｒｅｓｓｕｒｅ　　ＣＶ　Ｄ　　Ｐ　ｒｏｄｕｃｔｉ
ｏｎ　　　Ｐｒｏｃｅｓｓ　　ｆｏｒ　　　ｐｏｌｙ、
　　　Ｎ１ｔｒｉｄｅ　　ａｎｄ○ｘｉｄｅ）　”　、
ソリッドステイトテクノロジー、１９７７年４月、６３
−７０頁の文献に記載されている。

シリコンリッチ３ｉ０２／５ＩＯ２／′シリコンリツヂ
Ｓ！０２４ｉ造は、本発明に於いて使用するのに適した
複合絶縁層の１例であるに過ぎない。

本発明の別の実施形態に於いては緩和可能な絶縁層とし
てシリコンリッチなＳｉ３Ｎ、＋を使用している。本発
明のこの様な別の実施例に於いては、シリコンリッヂＳ
　！　３　Ｎ　４ｙ’　Ｓ　！　０２　／′シリコンリ
ッチＳｉ　３　Ｎ！又はシリコンリッヂＳ！　３　Ｎ４
、′Ｓ！３Ｎ号／′シリコンリッヂ５１３ＮＪの構成を
有する投合絶縁層を形成している。この様な複合絶縁溝
成体を製造する方法は本発明の開示の内容を参考にすれ
ば当業者等にとって自明なことである。例えば、Ｓ！　
３　Ｎ４及びシリコンリッチＳ！３Ｎａに対して５ｉｔ
−１ｙ及びＮ　Ｈ３気体を使用するＣＶＤプロセスを使
用する事が可能である。

第６図のＥ　Ｅ　Ｐ　ＲＯｆｖｌの１実施例に於【プる
トンネル用酸化膜８５は約　１００人の厚さを有する熱
酸化膜である。別の実施例に於ては、トンネル用酸化ｔ
ｉ９８５は復合ｆ８縁層８Ｇと同様にシリコンリッチ５
ｆ０２．・：　Ｓ　ｉ　０２　／’シリコンリッヂＳｔ
　０２復合絶縁層であって、１ヘンネル用酸化１９８５
として単一の３ｉＱ２Ｆｉを使用する従来のＥＥＰＲＯ
Ｍの場合と比較し゛Ｃドレイン８４とフローティンググ
ー１−８１どの間に於（プる電流の注入を増加させてお
り、従っでセルフ８の書込を行な）ｉ５合に低レベルの
書込２／′消去電圧を使用することを可能としている。

本発明のこの実施例に於いては、２〕の別個の部分的に
緩和可能な絶縁層が２つの目的を達成することが可能な
ものである。即ち、制御グー１〜８０とフＩ］−ティン
ググー１−８１との間の容済を増力０させており、且つ
セルフ８の書込及び消去を行なう場合のフローティンフ
グ−１へ８１とドレイン８４との間の１−ンネル用電流
を増加さＵ′でいる。１）Ｉｌｌｌａｒｌａの場合と比
較して、制御ゲルト８０とフローティングゲート８１と
の間に於いて電子のトンネ“ル動作が行なわれることを
回避している。何故ならば、大多数の書込／消去電圧（
例えば、７０％）がトンネル用酸化Ｉｔ！８５の両側に
現われ、その電圧の僅かな部分（例えば３０％）のみが
部分的に緩和可能な複合絶縁層８６の両側に現われるに
過ぎないからである。

本発明に基づいて構成されたＥＰＲＯＭの１実施例を第
７図に断面で示しである。本発明の原理に基づいて構成
されたＥＰＲＯＭに於いては、ポリシリコン制御グー！
・９０とポリシリコンフローティングゲ−１−９１との
間に形成されている部分的に緩和可能な絶縁層９６が制
御ゲート９０とフローティングゲート９１との間の容色
結合を著しく向上させており、従って従来のＥＰＲＯＭ
装置と比較して、制御ゲート９０へ印加するプログラム
用電圧は低電圧のものを使用することが可能である。本
発明に基ついて構成されたＥ　Ｐ　ＲＯｆｖｌは従来の
ＥＰＲＯＭセルのものと比べて著しく小さなフローティ
ングゲート面積でもって７０−ティングゲート９１と制
御ゲート９０との間に所定の容量値ＣＩを得ることが可
能なものであるから、ある与えられたプログラム用電圧
に対してはＥＰＲＱ　Ｉ・ｉ１セルを小１り佑可ること
が可能であり、従−）７ｉ−ＩＱ高密度化させたメモリ
セルアレイ′を形成することが可能でδ５る。

第８ａ図及び第８１′１図は本発明；二基つい−Ｃ梠成
しに２血の１ラノジス・りからなるＦ　ＩＥ　１−）１
丈Ｏｉ〜ルル２００の」実施例を示している。第８ａし
１はセル２００の平面図であり、紀８ｂ図は第８ａ図の
Ａ−Ａ＃ｐ、　を二沿って取った断面図である。Ｐを０
板３０７と、Ｎ型■−ス領域−１０６と、Ｎ型ｊ・し１
′ン１０４と、ワード線１０３と、電気的コンタクト１
０７と、トう〕／ジスタチャン之ル１１０とてへ＝Ｉ　
ＯＳ　Ｆ　Ｅ　Ｔ　２０１を形成しており、゛′セレク
１〜°゛Ｉ〜ランジスタ２０１として使用される。この
セし・クトｌ−ランジスタ２０１は従来公知な方法によ
ってセル２００に対し選択的な亡込、消去及び読取を行
なう為に使用される。第８ａ図及びｍ　Ｂ　ｂ図の左側
ＩＪメモリＭＯ８ＦＦＴ２０２を示しており、セル２０
０にストアされるデータを表わＪ電荷をストアすること
の可能な７０−テイングゲ−１〜１０１を有しでいる。

シリコンリッチ５ｆＯ２／Ｓ　Ｉ　Ｏ２／シリンコリッ
チＳ！０２のサンドイッチ４１′ｌｔ造で（薄酸される
部分的に緩和可能な絶縁ＩＦｖ１０２が７０−テイング
グート１０１と制御ゲート１００との間に設けられてい
る。

セル２００に論理１を書込む場合には、高電圧（典型的
に１５ボルト）をワード線１０３とセレクトトランジス
タ２０１のドレイン１　’０４とコンタクトしている金
属ビット１１０９の両方に選択的に印加させる。トレイ
ン１０４上のこの高電圧はチャンネル１１０を介してＮ
型領域１０６へ伝達される。制御ゲート１００は接地接
続さける。

部分的に緩和可能な複合絶縁層１０２は、ポリシリコン
制御ゲート１００とポリシリコンフローティングゲート
１０１との間に高い容色結合を与えている。従って、フ
ローティングゲート１０１は容Ｍ的に接地接続されてい
る。Ｎ型領域１０６（高電圧）とフローティンググ〜１
−１０１　（略接地電圧）との間のトンネル用酸化ｅ！
１０５は、電子がトンネル用酸化膜１０５を介してフロ
ーティングゲート１０１からＮ型領域１０６ヘトンネル
動作することを許容し、従ってメモリ１〜ランジスタ２
０２に対しフローティングゲー）−１０１上の正電荷で
書込を行なう。メモリ１〜ランジスタ２０２を書込ｌり
だ後に於いては、その正電荷は極めて長時間、典型的に
１０年、の間（消去されない限り）フローティングゲー
１−１０１上に維持される。

フローティング／７″−１〜１０１上にスｌ〜アされた
この正電荷はメＬす１−ランジスタ２０２の制ｒＩグー
トス１メツシュホールド電圧を低下させる。この低下さ
れたスレッシュホールド電圧が論理Ｏの状態を表１フす
。

メモリトランジスタ２０２の消去を行なう場合には、ト
レイン１０４を接地接続し、且つ高電圧をワード線１０
３と制御ゲート１００とへ印加させる。７０−ティング
ゲート１０１は容坦的に制御ゲート１００上の高電圧と
結合されている。チャンネル１１０を介して低いドレイ
ン１０４の電圧がＮ型領域１０６へ印加され、電子が［
〜ンネル用酸化膜１０５を介してＮ型領域１０６からフ
ローティングゲート１０１へ注入さ、れて消去動作が行
なわれる。従って、）Ｄ−デインクゲ−ｈ　１０１は負
に帯電された状態となり、メモリトランジスタ２０２の
制御ゲートスレッシ３ボールド電圧を上昇させる。この
上昇された高いスレッシュホールド電圧は論理′Ｉの状
態を表ねり一０本琵明に基づく装置の製造方法の１例に
ついて第９乃至第１７図を参考に説明する。シリコン基
板１０９は、４００乃至１，０００人の厚さを右する二
醇化シリコンからなるベースｌ１Ｊ１２０で被覆されて
いる。爾後の説明に於いては、製造工程に於ける種々の
段階に於（ブる全体的な構成を゛′ウエハパとして言及
覆る。ヘース酸イヒ膜１２０の形成は、例えば、約９２
０℃のウェット酸素雰囲気中に於いて約１５乃至３０分
間の間つＪハを酸化させることによって行なう。次いで
、ベース酸化膜１２．０の上に窒化物ｒｉ＜不図示）を
４００乃至１，５００人の厚さに、例えば、従来の化学
蒸着技術によって形成する。次いで、公知のホトリソグ
ラフィ技術及びエツチング技術を使用して゛この窒化物
層をパターン形成し、活性デバイスを形成すべき区域を
画定する。次いて、約８０．ＫｅＶでもって約１０′３
原子数／’Ｃｍ’のドーズＭでボロンをイオン注入づる
ことによってヂャンネルス１ヘツプ１２２を形成する。

次いて、例えば、約９００℃の温度でウェット酸素中に
おいて約２０時間酸化させることによってフィールド酸
化膜１２１を約１戸の厚さに成長させる。次いで、マス
ク用窒化物層の残部を、例えは、燐酸でエツチングする
ことにより除去し、第９図に示した構造とさせる。

第１０図に関し説明すると（尚、第１０図乃至第１７図
に於いては簡単化の為にフィールド醸化ｎ＝　１２１を
図示していない）、ホｌ−レジス１〜パターン１２５を
公知の方法で使用して１〜ランジスタチヤンネル１１０
及び１１１を画定し、次いで、例えば、ｍｔ％ＨＦでエ
ツチングする事によってベース酸化膜１２０の露出部分
を除去する。次いて、ウェハの露出表面を、例えば、約
１００ＫｅＶで約１０１６原子数／　ｃｍ２のドース′
量で砒素をイオン注入することによってドープさせ、高
度にドープしたＮ型領域１０４，１０６及び１０８を形
成する。

次に第１１図に間して説明すると、ホトレジスト１２５
を除去し、次いで順次３つの層、即ち　１５０人の厚さ
のシリコンリッチな５ｉＯｚ層１２８と　１００人の厚
さのＳ！０２層１２層上２９５０人の厚さのシリコンリ
ッチなＳｉ　０２層１３０とを形成して、複合絶縁層１
４０を構成させる。シリコンリッヂな５１０２層１２８
及び′１３０内に於けるシリコンの原子％は、典型的に
、４０％乃至６５％の間の範囲である。１実施例に於い
ては、付着工程に於いて、化学蒸着（ＣＶＤ）技術を使
用する。反応気体であるＳ！Ｈ４及びＮ２０の比を適切
に調整することによって、７００℃の付＠温度に於いて
、これら全ての３つの層を１回のＣＶＤステップに於い
て付着させる。例えば、ＳｉＨ４とＮ２０との比を３：
１と１０：１との間の比を使用することが可能である。

複合絶縁ＩＦｉ１４０を形成する別の方法は低圧ＣＶＤ
’であって、その方法を使用した場合には、膜厚の−様
性を向上させることが可能であると共に処理能力を向上
させることが可能である。

複合絶縁層１４０を付着形成させた後に、約１，０００
人のドープされていないポリシリコンからなる層１３３
（第１２図）を、例えば、低圧ＣＶＤによって形成づる
。次いで、例えば、低圧ＣＶＤによって約５００人の窒
化シリコン（Ｓｉ　３　Ｎ４　）からなる屑１３４を形
成する。ポリシリ」ン層１３３は、複合絶縁層１４０を
形成する為に使用したのと同じＣＶＤ反応容器内に於い
て５ｉｌ１４ガスを分解させることによって付着形成さ
せることが望ましい。ポリシリコン層１３３は窒１じ初
層１３４とその下側に存在するシリコンリッチな８１０
２層１３０との間のバッファ層とし−Ｃｒｊ′Ａ能する
。

このバッファｒｆｉ１１３３は後にマスキング用窪化初
層１３４をエツチングづる際にシリコンリッチな５ｉ０
２層１４４を汚染及び化学的なアタックから保護する。

後述する如く、上側窒化物唐１３４を使用して新ＩＡな
゛自己整合″方式によってトンネル用絶縁膜１４０を画
定する。１〜ランジスタのチャンネル領域１１０及び１
１１は、シリコンリッチな５ｉＯｚＰｉ１２８から汚染
されない様にベース酸化膜１２０によって保護されてい
る。このベース酸化膜１２０が存在しない場合には、シ
リコンリッチなＳ！０２層１２８はチャンネル１１０及
び１′１１の表面と直接接触することとなる。

第１２図に関し説明すると、ホトレジストＰ１３５を形
成し且つ公知の方法でパターン形成して、トンネル用絶
縁層１４０を形成すべき箇所に於いて窒化物層、１３４
とドープしてないポリシリコン層１３３とを被覆する。

次いで、露出されている窒化物層とポリシリコン層とを
、例えば、２５℃の温度においてＣＦ４プラズマ及び０
２プラス゛マを使用したプラスマエッチングによって除
去する。

次いて、ホ１へレジスト１３５の残部を公知の方法で除
去する〜。次いで、ウェハをウェット又はドライな酸素
中において熱的に酸化させ、露出されている複合絶縁層
１４０の部分を純粋な３ｉ０２へ変換させる。窒化物層
１３４とポリシリコン層１３３とによって保護されてい
る複合絶縁層１４０の部分はこの酸化工程によって影響
を受けることがない。何故ならば、窒化シリコンは耐酸
化特性を有づるからである。次いで、複合絶縁層１４．
０の変換部分及びベース酸化ｒＩｔＡ１２０の残部を、
例えは、２３℃で１０％のＨＦ溶液を使用してエツチン
グにより除去し、窒化物＠１３４とポリシリコン育１３
３どの下側においてトンネル絶縁層１４０を残存させる
（第１３図）。

次に第１４図に関して説明すると、窒化物層１３４の残
存する部分によってポリシリコン層１３３を酸１ヒから
保護した状態で、例えば、杓９００″Ｃの溝磨で約４０
分間ウェット酸素中におい℃酸化させることによりゲー
ト酸化膜１４５をチャンネル１１０及び１１１の表面の
露出部分の上に約４００人の厚さに形成する。ゲート酸
化膜１４５は、又、同時に高度にドープされているＮ型
領域１０４．１０６及び１０８の上にも成長され、それ
はチレンネルの上に成長されるゲート酸化膜１４５より
も厚さが厚くなる（即ち、約ｉ　、　ｏｏｏ人）。何故
ならば、領域１０４．１０６及び１０８の中にはドーパ
ントが存在するのでその酸化速度が増加されているから
である。次いで、例えば、約１６０℃の温度において約
１０分間高温の燐酸でエツチングすることによって窒化
物層１３４を除去する。

ゲート酸化膜１４５及びポリシリコン１３３は窒化物と
比べて燐酸中においては極めて低いエツチング速度を有
しており（即ち、窒化物の場合は約２０Ａ／分であり、
酸化物及びボリシ（リコンの場合には１Ａ／分以下であ
る）、従って窒化物１３４のエツチングによって影響を
受けることはない。

重要な事であるが、トンネル用酸化Ｐ１４０を画定する
為に窒化物層１３４とポリシリコン層１３３とを使用す
る串には幾つかの利点がある。例えば、グー１−酸化膜
１４５とトンネル用絶縁膜１４０との間にオーバーラツ
プが存在しておらず、即ちトンネル用絶縁膜はグーｌ−
酸化膜１４５に対してパ自己整合でしている。オーバー
ラツプ領ｊｒｃはセルの面積を浪費するばかりでなく電
荷捕獲効果に起因する信頼性の問題を発生する。別の利
点としては、極めて薄い膜（約１００乃至１５０人の厚
さ）で形成され且つ汚染及び物理的または化学的な損傷
に対して極めて敏感なシリコンリッチｓ１０２／′Ｓ　
＋　０２　／シリコンリッチＳ！０２からなる複合ｌ−
ンネル絶縁層１４０（第１１図乃至第１４図）はポリシ
リコンバッファｌ１ｉ４１３３（第１１図乃至第′１４
図）によって製造１稈の明間中常に保護されているとい
うことである。更に、グー［−ｎワ化膜１４５は複合絶
縁層′１４０及びポリシリコン層１３３の形成どは独立
的に形成され、それは他の方法によつ−Ｃ形成されるグ
ー１〜酸化脇と比較して一層良質のゲート酸化膜１４５
を提供するものてあって、この様な上述した技術を使用
しない場合には複合絶縁層１４０の不所望の部分かグー
１〜酸化１１ｆｆ１２０（第１２図）の上部から除去さ
れることとなる。

第１５図に門し説明すると、次いて、例えば、約６２０
℃の温度で５ｔＨ４ガスを使用するＣＶＤによってポリ
シリコン層１５０を約３，０００人の厚さに形成する。

次いて、ポリシリコンＰ１５０を、公知の方法により燐
でドープすることによってその固有抵抗を約ｌＸ１０−
３Ω・ＣＩｌ＋へ減少させる。

次いで、トープしたポリシリコン層１５０の上に部分的
に緩和可能な複合ｌＯ縁構成体１０２を形成する。本弁
明の１実施例に於いては、複合絶縁構成体１０２は１５
０人のシリコンリッチな５ｔＯ２と、１００人の５ｔＯ
２と、１５０人のシリコンリッチなＳ！０２との３層で
形成されているが、本発明に於いてはその他の厚さ及び
物質を使用することも可能である。シリコンリッチな５
ｆＯ２の膜は複合トンネル用絶縁ｍ＝　１４０を形成す
る為に使用したものと同じである。本発明の１実施例に
於いては、シリコンリッチな５ｆＯ２のトンネル用絶縁
Ｉｔ！　１４０の場合（例えば、５０％のシリコン）よ
りも複合絶縁膜１０２のシリコンリッチな３ｆＯ２層（
例えば６０％シリコン）の中に一層多くのシリコン原子
を導入させるので、高いシリコン含有率に基づく絶縁層
１０２内のシリコンリッチなＳｔ　０２　Ｆの導電度が
増加されることによって絶縁Ｈ１０２の緩和時間を最小
のものとしている。

１．０００人のドープしていないポリシ・リコン層１５
３と５００人の窒化シリコン層１５２とを、例えば、Ｌ
ＰＣＶＤによって絶縁層１０２の上に形成する。ホ１〜
レジス［へ層（不図示）を形成し、且つ公知の方法でパ
ターン形成してフローテインググー１〜１０１を形成す
る。窒ｊヒ初層１５２のマスクしていない部分を、例え
は、高温の燐酸でエツチングすることにより除去する。

次いで、ポリシリコン層１５３及び酸化物層１０２のマ
スクしていない部分を、例えば、０２プラズマ及び緩Ｍ
ＨＦて夫々エツチングすることにより除去する。次いで
、第２のホトレジスト層１５１を形成し７０−テイング
ゲー１〜１０１と制御ゲート１０３とを画定する。次い
で、ポリシリコン層１５０のマスクしていない部分を、
例えは、０２ガスでプラズマエツチングすることにより
除去する。重要なことであるが、トンネル用酸化膜１４
０の上部に残存するポリシリコン層１３３はドープされ
てポリシリコンＩＱ１５０ａの１部となり、それはフロ
ーティングゲ−１〜１０１を形成する。ポリシリコン層
１５０の１部１５０ｂはワード線１０３を形成する。

例えば、約１００ＫｅＶで約１０′６原子数／　Ｃｍ’
のドーズ用で砒素をイオン注入することにより付加的な
Ｎ型領域１５６を形成し、その際にＮ型領域１０６とワ
ード線１０３との間のギャップを接続すると共にワード
線１０３とＮ型領域１０４との間のギャップを接続する
。次いで、ボトレジズ）−１５１を公知の方法により除
去する。

次いで、例えば、約ｇ　ｏ　ｏ　’ｃの温度でウェット
酸素中に於いて約１００分間熱酸化させることにより酸
化膜１６０（第１６図）を約２，０００人の厚さに形成
する。窒化物１５２は耐酸化特性を有しており、従って
側壁ｎり化膜１６０を形成する際に酸化されることはな
い。次いで、例えば、高温の燐酸でエツチングすること
により窒化物１５２を除去する。

次いで、例えば、ＬＰＣＶＤによりポリシリコン層１７
５（第１７図）を形成し、例えば燐でドープしてその固
有抵抗ｌＸｌ０−３Ω・ａｍへ減少させる。公知の方法
によりホトレジス１〜１７０を形成すると共にパターニ
ングして、第１７図に示した如く、ポリシリコン層１７
５から構成される装望の相互接続パターンを画定する。

次いで、例えば、２５°Ｃの温度でＣＦ４てプラズマエ
ツチングづることによりポリシリコン１７５の露出部分
を除去し、次いで公知の方法によりホトレジス１−１７
０を除去づる。ポリシリコン層１７５を酸化することに
より層１７５をパッシベートし、ドープされていないポ
リシリコン層１５３ａの露出部分を酸化する。露出され
ていないポリシリコン層１５３ｂはポリシリコン層１７
５からのドーパントの拡散によりドープされ、ポリシリ
コン層１７５と共に、第８１）図に示した構成を有する
制御グーｉ〜１００を形成する。

次いで、例えばドープしたカラスのイ」着や、コンタク
トドーピングやガラスのりフローや、金属相互接続付着
及びパターニング等の様な典型的な処理工程を実施する
。その結果完成された構成体を第８ｂ図に示しである。

所望により、ポリシリコンＰｉ　００又はポリシリコン
層１０１の何れかを周辺回路に於けるＦＥＴゲートとし
て使用する。

スレッシュホールド調節用のイオン注入や埋設］ンタク
１へ等の様な集積回路メモリ装置を製造するのに従来使
用される工程については説明をしていないが、これらの
技術を適用することは当業者等にとって容易である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１ａ図は典型的な従来のＥＥＰＲＯＭを示した断面図
、第１ｂ図は典型的な従来のＥＰＲＯＭを示した断面図
、第２図はポリシリコンと５ｉｎ２との間の界面に沿っ
ての表面の凹凸に起因する電荷の洩れ及び局所的な高電
界の形成の機構を示した説明図、第３図はポリシリコン
層に隣接して形成したＳ！０２領域内のシリコン粒子の
成長を示した説明図、第４ａ図は二重電子注入構成体（
ＤＥＩＳ＞を適用した従来のＥＥＦＲＯＭを示した断面
図、第４ｂ図は第４ａ図のＤＥＩＳ構造を示した詳細な
断面図、第５ａ図は部分的に緩和可能な祝金絶縁（構成
体によっ−Ｃ分阿されている２つの導電体を示した断面
図、第５ｂ図は第５ａ図の構成体に電圧を印加した場合
に光生ずる電荷の移動を示した説明図、第５Ｃ図乃至第
５ｅ図は第φａ図の構成の定性的な特性を示した各グラ
フ図、第６図は制御ゲートとフローティンググ−１〜と
の間及び１〜ンネル用酸化膜とフローティングゲート及
びドレインとの間に複合絶縁層を用いた本発明の１実施
例に基づいて構成したＥ　Ｅ　Ｐ　Ｒ０１ｖｌを示した
断面図、第７図は本発明の別の実施例に基づいて（ｎ成
されｌこＥＰＲＯＭを示した断面図、第８ａ図及び第８
１）図は本発明の１実施例に基づいて構成された２個の
トランジスタからなるＥＥＰＲＯＭセルを示した夫々平
面図及び断面図、第９図乃至第１７図は第８ａ図及び第
８ｂ図の４ｒＰｉ造を製造ザる１製造方法を示した夫々
の段階に於ける各断面図、である。 （符号の説明） ７８：　　ＥＥＰＲＯＭセル ８〇二　制廿ログート ８１：　フローティンググー１〜 ８６二　部分的に緩和可能な複合絶縁層８７：　フィー
ルド酸化膜 ８６ａ：　　シリコンリッチな３ｉ０２１ｆｆｉ８（３
ｂ：Ｓ！０２層 ８６Ｃ：　　シリコンリッチな３ｉ０２層８７ａ：　　
ゲート酸化膜 ９０：　制御ゲート ９１：　フローティングゲート ９６゛　部分的に緩和可能な絶縁層 ９７：　フィールド酸化膜 特許出願人　　　フェアチアイル１〜　）ｊメラアンド
　インス１〜ルメント コーポレーション 代　　理　　人　　　　　小　　　橋　　　　−男　じ
。 同　　　　　　　　小　　　橋　　　正　　　　明、゛
ＦＩＧ、　１ａ ＦＩＧ、　１ｂ ＦＩＧ、４ｂ Ｆ　ＩＧ、　５　ａ ＦＩＧ、５ｂ ｔａｌｃ　　ＦＡ ＦＩＧ、　６ ＪＵ′’　　ＦＩＧ、　８ｂ ＦＩＧ、９

Claims (1)

1. 【特許請求の範囲】 １、書込可能なリードオンリーメモリ装置に於いて、半
   導体基板と、前記基板内に形成したソースと、前記基板
   内に形成したドレインと、前記基板内に於いて前記ソー
   スと前記トレインとの間に形成したチャンネル領域と、
   前記チャンネルの上に形成したゲート絶縁膜と、前記チ
   ャンネルの上に位置されると共に前記ゲート絶縁膜にＪ
   ：って前記チャンネルから分離されているフ［１−ティ
   ングゲートと、前記フローティングゲートの上に位置さ
   れると共に前記フローティングゲルトから分離されてい
   る制御ゲートと、前記制御ゲートと前記フローティング
   ゲートとの間に形成され、でいる部分的に緩和可能な絶
   縁層とを有しており、前記フローティングゲ−１−にス
   トアされる電荷が前記フローティングゲートからの前記
   絶縁層を介しての電荷の移動によって変更されることを
   特徴とする装置。 ２、上記第１項に於いて、前記部分的に緩和可能な絶縁
   層が、シリコンリッチなシリコン酸化物の第１層と、シ
   リコンリッチなシリコン酸化物の第２層と、前記第１層
   と第２層との間に設けられシリコン酸化物からなる第３
   層を有することを特徴とする装置。 ３、上記第２項に於いて、前記第１層及び第２層が約４
   ０乃至６５％の原子％のシリコンを有する口とを特徴と
   する装置。 ４、上記第２項に於いて、前記第１層及び第２層の各々
   が約７５０人乃至５００人の範囲の厚さを有することを
   特徴とする装置。 ５、上記第２項に於いて、前記第３層が約１００人乃至
   ３００人の範囲の厚さを有することを特徴とする装置。 ６、上記第１項に於いて、前記部分的に緩和可能な絶縁
   層が、シリコンリッヂなシリコン窒化物からなる第１層
   と、シリコンリッチなシリコン窒化物からなる第２居と
   、前記第１唐と第２層との間に設けられたシリコン酸化
   物からなる第３層とを右することを特徴とする装置。 ７、上記第１項に於いで、前記部分的に緩和可能な絶縁
   層が、シリコンリッチなシリコン酸化物からなる第１層
   と、シリコンリッヂなシリコン窒化物からなる第２層と
   、前記第１層と第２層との間に設けられたシリコン窒化
   物からなる第３層とをｆｉ丈ることを特徴とづる装置。 ８、上記Ｍ２項、第６項又は第７項の何れか１項に於い
   て、前記部分的に緩和可能な絶縁層が約１０乃ヱ１００
   マイクロ秒の範囲の緩和時間を有しており、前記緩和時
   間が前記第１層と第２層との間に電圧を印加してから前
   記電圧の約９５％が前記第３層の両側に現われるまでの
   間に要する時間として定義されるものであることを特徴
   とづる装置。 ９、上記第１項に於いて、前記グー１へ絶縁層が］〜ン
   ネル用部分を有しており、前記トンネル用部分が前記グ
   ーミル絶縁層の残部の厚さよりも薄い庁さを有すること
   を特徴とする装置。 １０、上記第１項に於いて、前記ゲート絶縁層が部分的
   に緩和可能な絶縁層を有することを特徴とする装置。 １１、上記第１０項に於いて、前記グー１へ絶縁層が、
   シリコンリッチなシリコン醇化物からなる第１層と、シ
   リコンリッヂなシリコン酸化物からなる第２層と、前記
   第１層と第２層との間に設（ブられたシリコン酸化物か
   らなる第３層とを有することを特徴とする装置。 １２、上記第１０項に於いて、前記ゲート絶縁層が、シ
   リコンリッチなシリコン窒化物からなる第１層と、シリ
   コンリッチなシリコン窒化物からなる第２層と、前記第
   １層と第２層との間に設けられたシリコン窒化物からな
   る第３層とを有することを特徴とする８ｉ置。 １３、上記第１０項に於いて、前記ゲート絶縁層か、シ
   リコンリッチなシリコン窒化物からなる第１層と、シリ
   コンリッチなシリコン窒化物からなる第２層と、前記第
   １層と第２層との間に設けられたシリコン酸化物からな
   るＭ３層とを有することを特徴とする装置。 １４゜上記第１項に於いて、前記フローティンググー１
   〜上の前記電荷が前記フローティングゲートを紫外線に
   照射することによって除去されることを特徴とする装置
   。 １５、門込可能なリードオンリーメモリ装面に於いて、
   半導体基板と、前記基板内に形成したソースと、前記基
   板内に形成したドレインと、前記基板内であって前記ソ
   ースと前記トレインとの間に形成したチャンネル領域と
   、前記チャンネルの上方であって前記チ１アンネルから
   分離して設けられたフローティングゲートと、前記フロ
   ーティンググー１への上方で前記フローティンググー１
   〜から分離して設けられた制御ゲートと、前記フローテ
   ィンググーｉ〜と前記制御グーｉ〜との間に形成した絶
   縁層と、前記フローティングゲートと前記チャンネルと
   の間に形成した部分的に緩和可能な絶縁層とを有してお
   り、前記フローティングゲートにスｌ〜アした電荷が前
   記フローティングゲートから前記絶縁層を介しての電荷
   の移動によって変更されることを特徴とする装置。 １６：上記第１５項に於いて、前記部分的に緩和可能な
   絶縁層が、シリコンリッチなシリコン酸化物からなる第
   １層と、シリコンリッチなシリコン酸化物からなる第２
   Ｐと、前記Ｍ１層と第２層との間に設けられたシリコン
   酸化物からなる第３層とを有することを特徴とする装置
   。 １７、上記第１６項に於いて、前記第１層及び第２層が
   約４０乃至６５％の原子％シリコンを有することを特徴
   とする装置。 １８、上記第１６項に於いて、前記第１層及び第２層の
   各々が約１５０人乃至５００人の範囲の厚さを有するこ
   とを特徴とする装置。 １９、上記第１６項に於いて、前記第３唐が約１００人
   乃至３０ＯＡの範囲の厚さを有することを特徴とする装
   置。 ２０、上記第１５項に於いて、前記部分的に緩和可能な
   絶縁層が、シリコンリッチなシリコン窒化物からなる第
   １層と、シリコンリッチなシリコン窒化物からなる第２
   層と、前記第１層と第２層との間に設りられたシリコン
   酸化物からなる第３層とを有することを特徴とする装置
   。 ２１、上記第１６項に於いて、前記部分的に緩和可能な
   絶縁層が、シリコンリッチなシリコン窒化物からなる第
   １層と、シリコンリッヂなシリコン窒化物からなる第２
   層と、前記第１唐と第２麿との間に設りられたシリコン
   窒化物からなる第３唐とを有することを特徴どする装置
   。 ２２、上記第１６項、第１７項又は第２１項の何れか１
   項に於いて、前記部分的に緩和可能な絶村１層が約１０
   乃至１００マイクロ秒の範囲の緩和肋間を有しており、
   前記緩和時間が前記第１Ｆと第２層との間に電圧を巾加
   してから前記電圧の約９５％が前記第３層の両側に現わ
   れる迄に必要とされる時間として定義されることを特徴
   とする装置。