JPH07120718B2

JPH07120718B2 - 半導体装置

Info

Publication number: JPH07120718B2
Application number: JP61299208A
Authority: JP
Inventors: 征史橋本
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1986-12-15
Filing date: 1986-12-15
Publication date: 1995-12-20
Anticipated expiration: 2010-12-20
Also published as: JPS63150972A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明は半導体装置に関し、例えば不揮発性半導体メモ
リーに関するものである。

ロ．従来技術不揮発性半導体メモリーとして、電気的に情報の書き込
み及び消去が可能なEEPROM（electrically erasable an
d programmable read only memory）が有用である。

現在汎用されているEEPROMのメモリーセル構造を第２図
に示すが、この図では理解容易のために断面を表すハッ
チングは図示省略している。第２図に示すメモリーセル
において、P^-型シリコン基板１の一主面にN⁺型ソース領
域２、N⁺型ドレイン領域３、N⁺型半導体領域（ビット
線）４が形成され、これらの領域上にはSiO₂膜（ゲート
絶縁膜）５を介して、Ｎチャネルの記憶用トランジスタ
Tr₁を構成するポリシリコンのフローティングゲート６
とコントロールゲート７とが積層され、かつＮチャネル
の選択用トランジスタTr₂を構成するポリシリコンの選
択ワード線８が設けられている。ゲート絶縁膜５の一部
は100〜150Å程度に薄くしてフォウラー−ノルトハイム
（Fowler−Nordheim）（Ｆ−Ｎ）トンネリングによる電
荷の移動が可能となるトンネル領域９となっている。こ
の薄膜部10の下には不純物濃度の高い拡散層３が形成さ
れており、フローティングゲート６との間に電圧を印加
して薄膜部10に高電界をかけられるようになっている。
また、コントロールゲート７とフローティングゲート６
とは絶縁膜（一般にはSiO₂膜）11によって電気的に絶縁
されている。

このようなメモリーセルにおいて、データーの書き込み
及び消去は、フローティングゲート６に電子又はホール
の注入をすることにより実現できる。電子又はホール注
入は、酸化膜５を薄くした部分（第２図中、トンネル領
域９又は薄膜部10で示した部分）でトンネル現象をひき
おこさせ、そこにトンネル電流を流すことで実現され
る。例えば、Ｎチャネルの場合は、ホールを注入してセ
ルに書き込みを行い、また電子を注入すれば情報の消去
を行える。Ｐチャネルの場合は動作がその逆である。

ここで、トンネル電流は、薄い酸化膜10に加えられる電
界の強さの関数であり、従ってフローティングゲートの
電位（V_F）の関数となる。トンネル電流（I_FN）がすべ
てFowler−Nordheimのトンネル電流であるとするなら、であり、V_Fが大きくなると、流れる電流も多くなる。デ
ータの書き込み時間はトンネル電流に反比例する。よっ
て、V_Fを大きくできればデータの書き込み時間も短縮で
きる。これまで、メモリー素子の集積度を高めるため
に、フローディングゲートの電位は外部から与えること
はしないで、コントロールゲートの電位を高くし、容量
比でV_Fを与えていた。今、第２図中において、基板１−
フローティングゲート６間の容量をC_F、フローティング
ゲート６−コントロールゲート７間の容量をC_Cとしたと
き、基板電位を０とし、コントロールゲートの電位をV_G
とすると、V_Fは、で与えられる。C_Fは、酸化膜５の薄いトンネル領域10も
あって、C_Cに比べて大きな値となるので、V_FはV_Gの1/2
以下であるというのが従来のものであった。このため、
書き込み時間の短縮を図るために、書き込み時のみ、外
部から高い電圧を与えるとか、内部に電圧上昇回路を入
れるという方法がとられていた。しかしこれでは、回路
構成及びその制御が複雑化し、消費電力も上昇してしま
う。

ハ．発明の目的本発明の目的は、簡単な構成であるにも拘わらず、所望
の高電位を効率良く実現できる構造の半導体装置を提供
することにある。

ニ．発明の構成すなわち、本発明は、第１導電型の半導体基板と、前記
半導体基板の一主面に互いに隔離して形成された第２導
電型のドレイン領域及びソース領域と、前記半導体基板
の一主面上に形成された第１の酸化膜と、前記第１の酸
化膜上に形成された第１のゲート電極と、前記第１のゲ
ート電極上に形成された第２の酸化膜と、前記第２の酸
化膜上に形成された第２のゲート電極とを含み、前記第
１の酸化膜は前記ドレイン領域上又は前記ドレイン領域
と前記ソース領域との間のチャネル領域上に前記第１の
ゲート電極にトンネル効果で電荷を注入するための膜厚
の薄い薄膜部からなるトンネル領域を有し、前記第２の
酸化膜はシリコン原子を過剰に含有する第１の酸化シリ
コン膜を前記第１の酸化シリコン膜よりもシリコン原子
の含有量が少ない一対の第２の酸化シリコン膜で挟んだ
三層構造でなる積層構造を有する構成とした。

かかる構成において、データーの書き込み又は消去は、
第１の酸化膜のトンネル領域でトンネル電流を流して第
１のゲート電極に電子又はホールを注入することによっ
て行われる。第２の酸化膜において第２の酸化シリコン
膜が両ゲート電極間の電気的絶縁と耐圧の保持しつつ、
第１の酸化シリコン膜が両ゲート電極間の誘電率を高め
て容量を大きくすることにより、大きなトンネル電流が
得られ、データーの書き込み時間が短縮される。

本発明において望ましい実施態様によれば、上記の第１
のゲート電極としてのフローティングゲートと第２のゲ
ート電極としてのコントロールゲートとの間のSiO₂膜に
Siを添加することにより、フローティングゲートとコン
トロールゲートとの間の電気的絶縁と、絶縁破壊耐圧と
を保ちながら、実効的な誘電率を高めてフローティング
ゲートとコントロールゲートとの間の容量を大きくし、
これによって書き込み効率の高いEEPROMメモリー等の不
揮発性半導体メモリーを提供することができる。

ホ．実施例以下、本発明の実施例を説明する。

第１図〜第４図は、本発明の第１の実施例によるEEPROM
のメモリーセル部を示すものである。

まず指摘すべきことは、既述した如く、データの書き込
み効率を高めるためには、コントロールゲート７とフロ
ーティングゲート６との間の静電容量C_Cをフローティン
グゲート６と基板１との間の静電容量C_Fよりできるかぎ
り大きくすればよい。フローティングゲート６とSi基板
１との間の絶縁膜５は一般にSiO₂膜を使う。また、Si₃N
₄はSiO₂よりも誘電率が高い（SiO₂の3.9に対してSi₃N₄
は7.9）ので、コントロールゲート７とフローティング
ゲート６との間にSi₃N₄を使う方法が提案されたが、ゲ
ート電極を形成しているポリシリコンとの密着性が良く
ないとか、膨張係数の違いから機械的ストレスがかかる
などの問題点があり、実用化に至っていない。

これに対し、本実施例では、コントロールゲート７とフ
ローティングゲート６との間の絶縁膜11として、Siが過
剰に添加されたSiO₂膜を用いている点が極めて重要であ
る。この絶縁膜11は、第１図に拡大して示すように、両
ゲート間において各ゲートとの接触領域の厚さ（t₁）50
〜150Åの薄いSiO₂部分11a、11bからなっており、これ
らのSiO₂部分に挾まれる如くにSi過剰のSiO₂部分11cの
厚さ（t₂）200〜400Åに連続して設けられたものであ
る。そして、絶縁膜11は全体として厚さ（全厚）が300
〜500Åである。

上記のSi過剰SiO₂部分11cは、SiO₂膜11の誘電率を高め
るのに非常に重要であり、また両側のSiO₂部分11a及び1
1bは、両ゲート間の電気的絶縁と耐圧の保持とに寄与し
ている。こうした観点から、Si過剰SiO₂部分11cのSi濃
度はSi/SiO₂の重量比で数％〜50％の範囲とするのがよ
い。この範囲を外れて、Siが少なくなると膜の誘電率の
向上（即ち、上述のC_Cの向上）によるV_Fの上昇が少なく
なり、また50％を越えると却ってSi原子が結晶化して膜
が不安定となる傾向がある。また、Si/SiO₂は通常のデ
バイスでは30％程度であってよいが、特に本例のような
EEPROMの場合は10％〜15％とするのが望ましい。

このSi過剰SiO₂膜11cは絶縁抵抗は低いが、上記のよう
にSiO₂11a、11bでサンドイッチして挾み込むことで、Si
O₂と同等の絶縁抵抗が得られる。また、本発明者らの測
定によれば、Si過剰なSiO₂11cの誘電率はSiO₂（3.9）と
Si（11.7）との中間値であり、Si寄りのかなり高い値を
もつことが分かっている。また、酸化膜11の絶縁破壊耐
圧（20MV/cm）は、同等の膜厚をもつSiO₂と同等か、そ
れ以上であることも、本発明者の実測から明らかになっ
ている。また、密着性や、膨張率の差はSiO₂と同等であ
り、問題はない。

第３図は第２図の平面図、第４図はメモリーセルマトリ
ックスを示すものである。但し、第２図では、酸化膜11
中のSiO₂部分11a、11bやSi過剰SiO₂部分11cは図示省略
した。薄膜構造トランジスタ（記憶用トランジスタ）Tr
₁だけでマトリックスを構成することはできず、セルマ
トリックスを構成するには選択用トランジスタTr₂が必
要である。記憶用トランジスタと選択用トランジスタと
は直列に接続されてセルを構成する。また、行デコーダ
出力（ワード線）は選択用トランジスタのゲートに、ビ
ット線は選択用トランジスタのドレインに接続される。
コントロールゲートはアドレス単位で制御が可能なよう
に構成されている。動作においては、選択されたセルが
消去されていれば、記憶用トランジスタには電流は流れ
ていない。一方、選択されたセルに書込みがなされてい
れば、トランジスタに電流が流れる。この電流を検出し
て“1"又は“0"に出力される。

上記の如く、本例によるEEPROMでは、両ゲート間の絶縁
膜11の誘電率を過剰のSi添加によって高めているので、
記述した理由で容量C_Cを大きくしてV_Fを増大させ、これ
によって書込み電流を増やし、書込み効率を向上させる
ことができるのである。しかも、過剰のSi添加のみによ
って実現可能であるから、構造や回路構成も簡単であ
り、既存の製造プロセスを実質的に変更することなく製
造可能である。

次に、本例における上記の酸化膜又は絶縁膜11の形成方
法の一例を第５図について説明する。

まず第5A図のように、P^-型基板１の一主面に、通常のEE
PROMと同様にSiO₂膜５を形成した後、第5B図のように、
マスク12、13を被覆し、イオン注入技術によってＮ型不
純物（例えばリン）14を打ち込んで、アニールしてN⁺型
領域２、３、４を夫々形成する。但し、これらの領域の
深さについては簡略図示してある。

次いで第5C図のように、フローティングゲート用のポリ
シリコン膜15を化学的気相成長技術（CVD）で形成す
る。そしてこのポリシリコン膜をパターニング（エッチ
ング）して、第5D図のように、記憶用トランジスタ側の
フローティングゲート６と、選択用トランジスタ側のゲ
ート（ワード線）８とを形成する。

次いで第5E図のように、CVDによって、例えばSH₄とN₂O
とのガス流量の比率を連続的に変化させることにより、
ゲート電極近辺は純粋なSiO₂11b、11aを形成させ、中間
領域をSi過剰なSiO₂膜11cとする。

そして、２層目のポリシリコン膜をCVDで形成した後、
パターニングして第２図に示したコントロールゲート７
とする。

上記の如き製造プロセスは非常に簡単であり、従来のEE
PROMの製造法をそのまま使うことができる。ただし、フ
ローティングゲート用ポリシリコンを形成した後、いわ
ゆるインターレベル酸化膜11を作る工程のみが異なるだ
けである。

第６図は、第5E図のCVDに代えて、イオン注入法を適用
した例を示す。

即ち、上記において第5D図の工程後に全面にSiO₂膜を形
成し、このSiO₂膜に対して第６図のように、直接シリコ
ンイオン16を注入する。但し、そのSiO₂膜上にSi₃N₄等
を付着させ、その上からSiのイオン注入を行ってもよ
い。インターレベルのSiO₂膜が非常に薄い場合に後者の
手段が必要になる。その後、Si₃N₄があるならばそれを
剥離し、ないならばそのまま、次のコントロールゲート
用ポリシリコンをパターニングで形成する。パターニン
グによりゲートを形成した後、アニールなどにより、イ
オン注入によるダメージをとる。なお、アニールは800
℃で30分程度でよい。また、このアニール、又はその後
に続く熱工程で、注入されたSiが拡散してゆくことはな
い。SiO₂中のSiの熱拡散係数が非常に小さいからであ
る。

第６図の工程において、Siイオン16のイオン打ち込み加
速電圧を適当な値に設定することにより、上述したと同
様に中間領域11cのみSi過剰な状態を作ることができ
る。このSiのドーズ量は、例えば１×10¹⁵個/cm²程度又
はそれ未満であってよい。

第７図は、第１図の例と比べて、ゲート電極６、７の領
域においてのみ、酸化膜11を11a、11b、11cで構成して
いる。

この場合でも、第１図の例と同様に両ゲート間の酸化膜
の誘電率を向上させることができる。なお、第７図の構
成は、第６図のイオン注入時にゲート６の領域以外にマ
スクを被せることによって作成可能である。

以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形が可能である。

例えば、上述の絶縁膜11中のSi過剰SiO₂部分の位置又は
分布は種々変更してよく、同SiO₂部分はSi濃度によって
はSiO₂膜全体に亘っていてよい。また、Si過剰SiO₂のSi
濃度も場所又は厚さと共に変化させてよいし、またその
作り方も変更してよい。また、各ゲートの材質またはポ
リシリコンが適切であるが、他の例えばシリサイド（タ
ングステン、タンタル等のシリサイド）又はポリシリコ
ンとの２層構造でもよい。上述の各半導体領域のうち少
なくとも一部は、導電型を逆にすることができる。な
お、本発明は上述のEEPROM以外にも、薄膜部10がチャネ
ル上に作られている構造のセルにも適用でき、更に他の
不揮発性メモリーの誘電体膜等に適用してよい。

ヘ．発明の作用効果本発明は上述した如く、第１のゲート電極と第２のゲー
ト電極との間の第２の酸化膜を、シリコン原子を過剰に
含有する第１の酸化シリコン膜を該第１の酸化シリコン
膜よりもシリコン原子の含有量が少ない一対の第２の酸
化シリコン膜で挟んでなる三層構造とすることにより、
両ゲート電極間の電気的絶縁と絶縁破壊耐圧とを保ちな
がら誘電率を高めて容量を増大させ、電極にかかる電位
を効率よく高くすることができ、特にメモリーにおける
書込み電流を増やし、書込み効率を向上させることがで
きるのである。しかも、過剰のSi含有のみによって実現
可能であるから、構造や回路構成も簡単であり、既存の
製造プロセスを実質的に変更することなく製造可能であ
る。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図はEE
PROMの記憶用トランジスタの要部断面図、第２図はEEPROMのメモリーセルの断面図、第３図は第２の平面図（第３図のIII−III線断面が第２
図である。）、第４図は同メモリーセルのマトリックスの等価回路図、第5A図、第5B図、第5C図、第5D図、第5E図は同メモリー
セルの作用方法を工程順に示す各断面図、第６図は他の工程を示す断面図、第７図は他の例によるEEPROMの記憶用トランジスタの要
部断面図である。なお、図面に示す符号において、２……ソース領域３……ドレイン領域４……ビット線５……SiO₂膜６……フローティングゲート７……コントロールゲート８……ワード線９……トンネル領域 11……SiO₂膜 11a、11b……SiO₂部分 11c……Si過剰SiO₂部分 C_C、C_F……容量 V_G、V_F……ゲート電位 Tr₁……記憶用トランジスタ Tr₂……選択用トランジスタである。

Claims

【特許請求の範囲】

【請求項１】第１導電型と半導体基板と、前記半導体基
板の一主面に互いに隔離して形成された第２導電型のド
レイン領域及びソース領域と、前記半導体基板の一主面
上に形成された第１の酸化膜と、前記第１の酸化膜上に
形成された第１のゲート電極と、前記第１のゲート電極
上に形成された第２の酸化膜と、前記第２の酸化膜上に
形成された第２のゲート電極とを含み、前記第１の酸化膜は前記ドレイン領域上又は前記ドレイ
ン領域と前記ソース領域との間のチャネル領域上に前記
第１のゲート電極にトンネル効果で電化を注入するため
の膜厚の薄い薄膜部からなるトンネル領域を有し、前記
第２の酸化膜はシリコン原子を過剰に含有する第１の酸
化シリコン膜を前記第１の酸化シリコン膜よりもシリコ
ン原子の含有量が少ない一対の第２の酸化シリコン膜で
挟んだ三層構造でなる積層構造を有することを特徴とす
る半導体装置。