JPS6315514A

JPS6315514A - 計数回路

Info

Publication number: JPS6315514A
Application number: JP15998886A
Authority: JP
Inventors: Kazuhiro Kimura; 和広木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-07-08
Filing date: 1986-07-08
Publication date: 1988-01-22
Also published as: JPH058887B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】くイ）産業上の利用分野本発明は、入力信号の周期に応じてクロック信号を計数
する計数回路に関するもので、特にＰＬＬ方式のシンセ
サイザ受信機に用いて好適な計数回路に関する。

（ロ）従来の技術入力信号の周波数が所定値か否かを判別する方法の１つ
として、周波数カウント方法がある。この方法は、入力
信号の周波数に応じたパルスを期間を区切って計数し、
計数値と基準値とを比較することにより判別を行なうも
のである。この様な周波数をカウントする方法は、例え
ば特開昭６０−６９９０９号公報に示される如く、ＰＬ
Ｌシンセサイザ受信機のオートサーチのストップ信号を
発生する為に用いられる。前記公報の場合、周期信号５
ＴＲＱの１Ｈ４期間中、ＩＦ信号周波数に応じたパルス
をカウンタで計数し、計数値が所定範囲内にあるとき同
調状態と判別してストップ信号を発生きせるものである
。

尚、前記周波数カウント方法は、交通情報システムのＳ
Ｋ倍信号ＳＤ倍信号検出、ＡＭステレオ放送システムの
ＩＤ信号の識別等にも利用きれている。

くハ）発明が解決しようとする問題点ところで、前記公報に記載されたＩＦ倍信号応じたパル
スをカウンタにより計数する方法では、計数動作が終了
したか否かを知らせる信号を発生することが出来ず、計
数動作から判別動作に移行し、判別結果を得る為に、別
途のタイミング信号（ＴＭ２）を必要とする。しかしな
がら、その様な方法では前記タイミング信号を発生させ
る為の何らかの時間管理が必要となるので、回路が複雑
になる等の問題があった。

また、前記公報に記載された計数方法では、ＩＦ倍信号
周波数を直接計数している為計数に時間がかかり、サー
チ時間が長くなるという問題があった。

（ニ）問題点を解決するだめの手段本発明は、上述の点に鑑み成されたもので、入力信号の
周期に応じたゲート信号を発生するゲート信号発生回路
と、前記ゲート信号の発生期間中クロック信号を計数す
るカウンタと、該カウンタのデータが転送されるシフト
レジスタと、前記ゲート信号の終了に応じて出力端子に
終了信号を発生する終了信号発生回路と、前記終了信号
に応じて制御信号を発生させ、前記制御信号を前記シフ
トレジスタに印加して、前記シフトレジスタのデータを
前記出力端子にシリアルに発生させる制御回路とを備え
る点を特徴とする。

（本）作用本発明に依れば、入力信号の周期に応じたゲート信号の
終了に応じて、判別回路に接続される出力端子に終了信
号を発生させることが出来、その後前記出力端子に計数
結果をシリアルに発生させることが出来るので、前記終
了信号により計数周期の終了を知らせることが出来る。

（へ）実施例第１図は、本発明の一実施例を示す回路図で、（１）は
例えばＦＭ放送のＩＦ倍信号印加される入力端子、（２
）は前記ＩＦ倍信号増幅する増幅回路、（３）は前記Ｉ
Ｆ倍信号応じて計数周期を定めるゲート信号を発生する
ゲート信号発生回路、（４）は基準発振器、（５）は該
基準発振器（４）の出力信号を分周してクロック信号を
発生する分周回路、（６）は前記ゲート信号とクロック
信号との論理積をとるアンドゲート、（７）は該アンド
ゲート（６）を通過するクロック信号を計数するカウン
タ、（８）は該カウンタ（７）のデータが転送されるシ
フトレジスタ、（９）は前記ゲート信号の終了に応じて
終了信号を発生するＤ−ＦＦ、（１０）は第１乃至第４
　ＭＯＳ　Ｆ　ＥＴ＜１１）乃至（１４）から成り、前
記終了信号もしくは前記シフトレジスタ（８）のデータ
を出力端子（１５）に発生きせる信号選択回路、（１６
）は動作に必要な各種制御信号を発生する制御回路、及
び（１７）は前記出力端子（１５）に接続される判別回
路である。

次に、第１図の動作を第２図のタイミングチャートを参
照しながら説明する。まず、計数を開始する為、開始信
号（ＳＴＲＱ）　’　ＨＪ　（第２図（ロ））を第１制
御端子（１８）に印加したとすれば、発振回路（４）か
ら制御回路（１６）に印加される動作クロック（ＣＬ＞
（第２１Ｅｌ（（））のリセット解除が成され、制御回
路（１６）が動作を開始する。前記動作クロック（ＣＬ
）の１クロツク後に制御回路（１６）から実際の動作開
始信号（ＳＴＲＱ”）（第２図（ハ））が発生し、その
反転信号が増幅回路（２）及びゲート信号発生回路（３
）にリセット信号として印加され、計数動作が開始され
る。その時、制御回路（１６〉から発生するシフトレジ
スタ制御信号（ＣＥ）は、第３図（す）に示す如く「Ｌ
」になっているので、シフトレジスタ（８）がパラレル
入力動作状態になり、第２　Ｍ　Ｏ５Ｆ　Ｅ　Ｔ（１２
）がオフ、第４　ＭＯＳ　Ｆ　ＥＴ（１４）がオンにな
っている。また、開始信号（ＳＴＲＱ）がｒＨＪになっ
てから、動作開始信号（ＳＴＲＱ’）がｒ　Ｈ、になる
迄の間にリセット信号（△５ＴＲＱ　）　（第２図（チ
））がｒ　Ｈ、になり、前記リセット信号がＤ−ＦＦ（
９）に印加されるので、前記Ｄ−ＦＦ（９）のリセット
が行なわれ、そのＱ出力第２図（ス）がｒＬ、になる。

その結果、出力端子（１５）に得られる出力信号（Ｄ＝
）第２図（ル）は必ずｒＨ，になる。

前記動作開始信号（ＳＴＲＱ’）が発生した後、入力信
号（第２図（ホ））に応じて発生するゲート信号発生回
路（３）の出力信号（第２図（へ））がｒＨｌになると
、分周回路（５）の出力クロック信号第２図（ニ）がア
ンドゲート（６）を通過してカウンタ＜７）に印加きれ
、前記カウンタ（７）の計数が開始される。時間が経過
し、前記ゲート信号発生回路（３）の出力信号がｒ　Ｌ
　、になると、アンドゲート（６）が遮断され、カウン
タ（７）の計数が終了する。同時に、前記ゲート信号発
生回路（３）の出力信号「Ｌ」がＤ−ＦＦ（９）のクロ
ック端子に印加されるので、前記Ｄ−ＦＦ（９）のＱ出
力がｒ　Ｈ」になる。その為、第３Ｍ０５ＦＥＴ（１３
）がオンになり、その時第４　ＭＯＳ　Ｆ　Ｅ　Ｔ（１
４）がオン状態を維持しているので、出力端子（１５）
に得られる出力信号（Ｄｒ）がｒ　Ｌ　、になる。尚、
カウンタ（７）のデータ（第２図（ト））は、常時シフ
トレジスタ（８）にパラレル入力されており、前記カウ
ンタ（７）の計数が終了すると、前記シフトレジスタ（
８）のデータの変化も停止する様に成されている。

前記出力信号（Ｄｒ）の「Ｈｌから「Ｌ」への変化は、
後段の判別回路（１７）に伝達され、前記判別回路（１
７）の判別動作が開始される。また、前記出力信号（Ｄ
ｒ）ｒＬ」は、制御回路（１６）に印加され、該制御回
路（１６）から発生するシフトレジスタ制御信号（ＣＥ
）を「ＨＪに変化させる。そして、ｒ　Ｈ、の前記制御
信号（ＣＥ）がシフトレジスタ（８）に印加される為、
前記シフトレジスタ（８）がシリアル出力動作状態にな
り、制御回路（１６）のクロック端子（１９）からシフ
トレジスタ（８）に印加されるクロック信号（ＣＬ）（
第２図（ヲ））に応じて、前記シフトレジスタ（８）の
データがシリアルに読み出される。

一方、制御信号（ＣＥ）がｒ　Ｈ、になると、第２Ｍ０
３ＦＥＴ（１２）がオンになり、第４Ｍ０３ＦＥＴ〈１
４）がオフになる。従って、クロック信号（ＣＬ）に応
じてシフトレジスタ（８）から読み出されるデータは、
インバータ（２０）及び第１　ＭＯＳ　Ｆ　ＥＴ＜１１
）を介して出力端子（１５）に発生する。それ故、判別
回路（１７）で前記シフトレジスタ（８）の出力データ
の判別を行なえば、入力信号の周波数が所定値であるか
否かの判別を行なうことが出来、オートサーチのストッ
プ信号を発生させることが出来る。

判別回路（１７）における入力信号周期の判別は、第３
図に示す如きフローチャートにより行なわれる。すなわ
ち、開始信号（ＳＴＲＱ）が印加されると、出力信号（
ＤＴ）がｒ　Ｌ　Ｊに変化する迄、ゲート信号（ＧＴ）
に応じた計数動作が行なわれ、前記出力信号＜ＤＨ）が
ｒ　Ｌ　、になると、計数動作が停止して判別動作に入
る。

入力信号の周期が既知ではない場合は、上述の如き動作
により判別が行なわれるが、入力信号の周期が既知の場
合は、第４図に示す如く、出力信号（ＤＨ）のｒ　Ｈ」
からｒ　Ｌ　、への変化をも判別の為に利用することが
出来る。すなわち、入力信号の周期が既知の場合は、出
力信号（Ｄｘ）が「Ｌ」になる予定時刻が推測されるの
で、まず予定時刻になったか否かの判別が行なわれ、そ
の後出力信号（ＤＴ）がｒＬ」か否かの判別が行なわれ
る。そして、出力信号（Ｄｒ＞がｒＬ」であれば、第３
図と同様の判別動作が行なわれ、出力信号（Ｄｌ）がｒ
ＨＪであれば、前記判別動作を飛び越して次の動作に入
る。従って、入力信号の周期が既知で、かつ前記周期が
希望のものとは異なる場合、判別時間の短縮を計ること
が出来る。

尚、本発明に係る計数回路は、実施例の如くオートサー
チのストップ信号を発生する為に利用出来る他、交通情
報システムのＳＫ倍信号ＳＤ倍信号検出、ＡＭステレオ
放送システムのＩＤ信号の識別等にも利用することが出
来る。

（ト）発明の効果以上述べた如く、本発明に依れば計数動作の終了を知ら
せる終了信号を発生させることが出来るので、次の判別
動作を開始許せる為に格別の時間管理をする必要が無い
。また、前記終了信号が得られる出力端子に、計数結果
となるテークを出力することが出来るので、ＩＣ化に際
して出力端子ビンの節約を計ることが出来る。更に、実
施例の如く、第１乃至第４Ｍ０３ＦＥＴから成る信号選
択回路を用いれば、前記終了信号と前記データとの発生
順を正確に規定することが出来、誤動作の無い計数回路
を提供出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図はそ
のタイミングチャート、第３図は第１図の動作順を示す
フローチャート、及び第４図はその別のフローチャート
である。（３）・・・ゲート信号発生回路、　（６）・・・アン
ドゲート、（７）・・・カウンタ、（８）・・・シフト
レジスタ、（９）・・・Ｄ−ＦＦ、　（す〉・・・信号
選択回路、　（１１）（１２）（１３＞（１４）−ＭＯ
ＳＦＥＴ、　　（１５）−・・出力端子、　（１６）・
・・制御回路、　（１７）・・・判別回路。

Claims

【特許請求の範囲】

（１）入力信号の周期に応じたゲート信号を発生するゲ
ート信号発生回路と、前記ゲート信号の発生期間中クロ
ック信号を計数するカウンタと、該カウンタのデータが
転送されるシフトレジスタと、前記ゲート信号の終了に
応じて出力端子に終了信号を発生する終了信号発生回路
と、前記終了信号に応じて制御信号を発生する制御回路
とから成り、前記制御信号に応じて前記出力端子に前記
シフトレジスタのデータをシリアルに発生させる様にし
たことを特徴とする計数回路。