JPS6315531A - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPS6315531A JPS6315531A JP61160631A JP16063186A JPS6315531A JP S6315531 A JPS6315531 A JP S6315531A JP 61160631 A JP61160631 A JP 61160631A JP 16063186 A JP16063186 A JP 16063186A JP S6315531 A JPS6315531 A JP S6315531A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- clock
- oscillator
- circuit
- range
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、送信側からのクロック周波数情報に基づいて
、受信側で送信側のクロック周波数に同期したクロック
を再生するクロック再生回路に関する。
、受信側で送信側のクロック周波数に同期したクロック
を再生するクロック再生回路に関する。
本発明は、送信側のクロック周波数に関する情報を受け
取り、受信側で送信側のクロック周波数に同期したクロ
ックを再生するクロック再生回路において、 再生したクロックの周波数が所定の範囲から外れたとき
には所定の範囲内の周波数にリセットすることにより、 発振器の特性を考慮することなしに再生クロ。
取り、受信側で送信側のクロック周波数に同期したクロ
ックを再生するクロック再生回路において、 再生したクロックの周波数が所定の範囲から外れたとき
には所定の範囲内の周波数にリセットすることにより、 発振器の特性を考慮することなしに再生クロ。
りの周波数を正確に保つものである。
第２図は従来例クロック再生回路のブロック構成図を示
す。
す。
差分回路１には、送信側のクロック周波数に関する情報
ａと、カウンタ５の出力した受信側の再生クロックの周
波数に関する情報すとが人力される。差分回路１の出力
・は、積分回路２、ディジタルアナログ変換器３および
リミッタ２０を介して、発振器４に供給される。発振器
４は再生クロックＣを出力し、この再生クロックＣは分
岐されてカウンタ５に供給される。カウンタ５には伝送
りロックｄが分周器６により分周されて供給される。
ａと、カウンタ５の出力した受信側の再生クロックの周
波数に関する情報すとが人力される。差分回路１の出力
・は、積分回路２、ディジタルアナログ変換器３および
リミッタ２０を介して、発振器４に供給される。発振器
４は再生クロックＣを出力し、この再生クロックＣは分
岐されてカウンタ５に供給される。カウンタ５には伝送
りロックｄが分周器６により分周されて供給される。
カウンタ５は、伝送りロックｄの一定期間に再生クロッ
クＣを計数し、その個数を情ＩＩ ｂとして差分回路１
に出力する。
クＣを計数し、その個数を情ＩＩ ｂとして差分回路１
に出力する。
したがって、この従来例クロック再生回路は、一定周期
毎に、再生クロックの周波数に関する情報すと送信側の
クロック周波数に関する情報ａとの周波数差に応じた信
号を求め、この信号を積分した値に応じて再生クロック
の発振周波数を制御する。
毎に、再生クロックの周波数に関する情報すと送信側の
クロック周波数に関する情報ａとの周波数差に応じた信
号を求め、この信号を積分した値に応じて再生クロック
の発振周波数を制御する。
送信側のクロック周波数に関する情報ａとしては、カウ
ンタ５が計数した再生クロックの個数の所定の有効ビッ
ト、例えば下位ｎビットに対する値を伝送している。こ
のため、再生クロックの計数値が上記有効ビットより上
位のビットで異なった場合には、上述の制御では正しい
クロック周波数として判断してしまう。
ンタ５が計数した再生クロックの個数の所定の有効ビッ
ト、例えば下位ｎビットに対する値を伝送している。こ
のため、再生クロックの計数値が上記有効ビットより上
位のビットで異なった場合には、上述の制御では正しい
クロック周波数として判断してしまう。
これを防ぐため、ディジタルアナログ変換器３の出力電
圧をリミッタ２０を介して発振器４に供給する。リミッ
タ２０は、発振器４の入力電圧を所定の範囲に制限し、
発振器４による発振周波数の変動範囲を制限する。リミ
ッタ２０が制限する電圧の範囲は、発振器４の発振周波
数が上記有効ビットより上位のビットで異なるような範
囲に変動しないように設定される。
圧をリミッタ２０を介して発振器４に供給する。リミッ
タ２０は、発振器４の入力電圧を所定の範囲に制限し、
発振器４による発振周波数の変動範囲を制限する。リミ
ッタ２０が制限する電圧の範囲は、発振器４の発振周波
数が上記有効ビットより上位のビットで異なるような範
囲に変動しないように設定される。
しかし、リミッタ２０が制限する電圧の範囲は、発振器
４の発振周波数に対応した入力電圧を測定して決定する
必要がある。この測定は個々の発振器における周波数特
性、温度特性等を考慮する必要がある。このため、製造
時の工数が増加する欠点があった。
４の発振周波数に対応した入力電圧を測定して決定する
必要がある。この測定は個々の発振器における周波数特
性、温度特性等を考慮する必要がある。このため、製造
時の工数が増加する欠点があった。
本発明は、以上の問題点を解決し、再生クロック周波数
範囲の設定が容易なりロック再生回路を提供することを
目的とする。
範囲の設定が容易なりロック再生回路を提供することを
目的とする。
本発明のクロック再生回路は、送信側のクロック周波数
に同期した再生クロックを発生する発振器と、送信側の
クロック周波数に関する情報を受け取る手段と、ｑの情
報で示されるクロック周波数と上記再生クロックの周波
数との差を求める差分回路と、この差分回路の出力の積
分値により上記発振器の発振周波数を制御する制御手段
とを備えたクロック再生回路において、上記再生クロッ
クの周波数が所定の範囲から外れたときには上記制御手
段の積分値をリセットする手段を備えたことを特徴とす
る。
に同期した再生クロックを発生する発振器と、送信側の
クロック周波数に関する情報を受け取る手段と、ｑの情
報で示されるクロック周波数と上記再生クロックの周波
数との差を求める差分回路と、この差分回路の出力の積
分値により上記発振器の発振周波数を制御する制御手段
とを備えたクロック再生回路において、上記再生クロッ
クの周波数が所定の範囲から外れたときには上記制御手
段の積分値をリセットする手段を備えたことを特徴とす
る。
本発明のクロック再生回路は、発振器の入力電圧を制限
することにより発振周波数の範囲を制限するのではなく
、発振周波数が所定の範囲を越えたときに発振器の入力
電圧をリセットし、これにより発振周波数をリセットす
る。
することにより発振周波数の範囲を制限するのではなく
、発振周波数が所定の範囲を越えたときに発振器の入力
電圧をリセットし、これにより発振周波数をリセットす
る。
第１図は本発明実施例クロック再生回路のブロック構成
図である。
図である。
差分回路１には送信側のクロック周波数に関する情ＩＨ
ａが入力される。分周器６には伝送りロックｄが入力さ
れる。差分回路１は、積分回路２およびディジタルアナ
ログ変換器３を介して、発振器４に接続される。発振器
４および分周器６はカウンタ５に接続される。カウンタ
５は差分回路１および周波数範囲検出回路７に接続され
る。周波数範囲検出回路７は積分回路２に接続される。
ａが入力される。分周器６には伝送りロックｄが入力さ
れる。差分回路１は、積分回路２およびディジタルアナ
ログ変換器３を介して、発振器４に接続される。発振器
４および分周器６はカウンタ５に接続される。カウンタ
５は差分回路１および周波数範囲検出回路７に接続され
る。周波数範囲検出回路７は積分回路２に接続される。
差分回路１は、一定周期毎に人力される送信側のクロッ
ク周波数に関する情報ａと、一定期間毎にカウンタ５が
出力する再生クロックの周波数に関する情報すとから、
送信側のクロックと再生クロックとの周波数差を求め、
この値を積分回路２に出力する。積分回路２は、外部か
らの信号によりリセット可能な構成であり、差分回路ｌ
の出力値をディジタル積分する。ディジタルアナログ変
換器３は、積分回路２の出力した値に対応するアナログ
電圧を出力する。発振器４は、ディジタルアナログ変換
器３の出力電圧に応じた周波数で発振し、再生クロック
Ｃを出力する。
ク周波数に関する情報ａと、一定期間毎にカウンタ５が
出力する再生クロックの周波数に関する情報すとから、
送信側のクロックと再生クロックとの周波数差を求め、
この値を積分回路２に出力する。積分回路２は、外部か
らの信号によりリセット可能な構成であり、差分回路ｌ
の出力値をディジタル積分する。ディジタルアナログ変
換器３は、積分回路２の出力した値に対応するアナログ
電圧を出力する。発振器４は、ディジタルアナログ変換
器３の出力電圧に応じた周波数で発振し、再生クロック
Ｃを出力する。
再生クロックＣは、分岐されてカウンタ５に供給される
。分周器６は、伝送りロックｄを分周することにより、
この伝送りロックｄの一定区間を示す信号を出力する。
。分周器６は、伝送りロックｄを分周することにより、
この伝送りロックｄの一定区間を示す信号を出力する。
カウンタ５は、分周器６からの信号の間に再生クロック
Ｃの個数を計数し、その計数値ｅを出力する。周波数範
囲検出回路７は、カウンタ５の出力した計数値ｅから、
再生クロックＣの周波数があらかじめ定められた範囲内
であるか否かを判定し、範囲外のときには積分回路２を
リセットする。
Ｃの個数を計数し、その計数値ｅを出力する。周波数範
囲検出回路７は、カウンタ５の出力した計数値ｅから、
再生クロックＣの周波数があらかじめ定められた範囲内
であるか否かを判定し、範囲外のときには積分回路２を
リセットする。
また、計数値ｅの下位ｎビットは、再生クロックの周波
数に関する情ｆｉｂとして、差分回路１に供給される。
数に関する情ｆｉｂとして、差分回路１に供給される。
以上説明したように、本発明のクロック再生回路は、従
来のクロック再生回路のようにリミッタを用いて発振器
の入力電圧を制限するのではなく、周波数範囲検出回路
により再生クロックの周波数の範囲を判定し、範囲外の
ときには発振器の入力端子をリセットして発振周波数を
リセットする。
来のクロック再生回路のようにリミッタを用いて発振器
の入力電圧を制限するのではなく、周波数範囲検出回路
により再生クロックの周波数の範囲を判定し、範囲外の
ときには発振器の入力端子をリセットして発振周波数を
リセットする。
したがって、発振器の特性に無関係に再生クロックの周
波数範囲を設定することができる。したがって、発振器
の緒特性に無関係に周波数範囲を設定でき、安価で低精
度の発振器を用いた場合にも正確なりロックを再生でき
る効果がある。
波数範囲を設定することができる。したがって、発振器
の緒特性に無関係に周波数範囲を設定でき、安価で低精
度の発振器を用いた場合にも正確なりロックを再生でき
る効果がある。
また、周波数範囲は、理論上の計算値から容易に決定す
ることができる。
ることができる。
第１図は本発明実施例クロック再生回路のブロック構成
図。 第２図は従来例クロック再生回路のブロック構成図。 １・・・差分回路、２・・・積分回路、３・・・ディジ
タルアナログ変換器、４・・・発振器、５・・・カウン
タ、６・・・分周器、７・・・周波数範囲検出回路、２
０・・・リミッタ。 実施例 第１図 従来例 第２図
図。 第２図は従来例クロック再生回路のブロック構成図。 １・・・差分回路、２・・・積分回路、３・・・ディジ
タルアナログ変換器、４・・・発振器、５・・・カウン
タ、６・・・分周器、７・・・周波数範囲検出回路、２
０・・・リミッタ。 実施例 第１図 従来例 第２図
Claims (1)
- （１）送信側のクロック周波数に同期した再生クロック
を発生する発振器と、 送信側のクロック周波数に関する情報を受け取る手段と
、 この情報で示されるクロック周波数と上記再生クロック
の周波数との差を求める差分回路と、この差分回路の出
力の積分値により上記発振器の発振周波数を制御する制
御手段と を備えたクロック再生回路において、 上記再生クロックの周波数が所定の範囲から外れたとき
には上記制御手段の積分値をリセットする手段 を備えたことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063186A JP2752613B2 (ja) | 1986-07-08 | 1986-07-08 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063186A JP2752613B2 (ja) | 1986-07-08 | 1986-07-08 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315531A true JPS6315531A (ja) | 1988-01-22 |
| JP2752613B2 JP2752613B2 (ja) | 1998-05-18 |
Family
ID=15719105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063186A Expired - Lifetime JP2752613B2 (ja) | 1986-07-08 | 1986-07-08 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752613B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249918A (ja) * | 1991-01-08 | 1992-09-04 | Fujitsu General Ltd | 電圧制御発振装置 |
| JPH08274707A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 無線送受信装置 |
| CN106027043A (zh) * | 2015-03-30 | 2016-10-12 | 精工爱普生株式会社 | 电路装置、电子设备以及移动体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072416A (ja) * | 1983-09-29 | 1985-04-24 | Fujitsu Ltd | 標本化クロツク再生方式 |
-
1986
- 1986-07-08 JP JP16063186A patent/JP2752613B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072416A (ja) * | 1983-09-29 | 1985-04-24 | Fujitsu Ltd | 標本化クロツク再生方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249918A (ja) * | 1991-01-08 | 1992-09-04 | Fujitsu General Ltd | 電圧制御発振装置 |
| JPH08274707A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 無線送受信装置 |
| CN106027043A (zh) * | 2015-03-30 | 2016-10-12 | 精工爱普生株式会社 | 电路装置、电子设备以及移动体 |
| JP2016189514A (ja) * | 2015-03-30 | 2016-11-04 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752613B2 (ja) | 1998-05-18 |
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