JPS6315532A - Ｄ／ａ変換器応答試験装置 - Google Patents
Ｄ／ａ変換器応答試験装置Info
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- JPS6315532A JPS6315532A JP16049586A JP16049586A JPS6315532A JP S6315532 A JPS6315532 A JP S6315532A JP 16049586 A JP16049586 A JP 16049586A JP 16049586 A JP16049586 A JP 16049586A JP S6315532 A JPS6315532 A JP S6315532A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｄ／Ａ変換器応答試験装置に関するものであ
り、詳しくは、高速型のＤ／Ａ変換器の応答試験に好適
な装置に閏するものである。
り、詳しくは、高速型のＤ／Ａ変換器の応答試験に好適
な装置に閏するものである。
（従来の技術）
第３図は、従来のＤ／Ａ変換器の応答特性を試験する装
置の一例を示すブロック図である。第３図において、１
はデジタルパターンデータを発生するパターン発生器で
あり、被押（ｉＩｊＯ／Ａ変換器（以下Ｄ／Ａ変換器と
いう）２に加えるデジタルパターンデータＤ、を発生す
る。３はＤ／Ａ変換器２から変換出力されるアナログ信
号ＡＳと基準電圧発生器４から出力される基準電圧ｖｒ
とを比較する比較器であり、その出力信号はフリップ７
０ツブ５によりボールドされる。６は各部の動作を制御
するためのタイミング信号を出力するタイミング信号発
す器である。すなわち、パターン発生器１はタイミング
信号発生器６から加えられるタイミング信号ＴＳｏに従
ってデジタルパターンデータＤ、を発生し、Ｄ／Ａ変換
器２はタイミング信号発生器６から加えられるタイミン
グ信号ＴＳ、に従ってデジタルパターンデータＤ＋をア
ナログ信号Ａｓに変換し、フリップフロップ５はタイミ
ング１ｊ号発生器６から加えられるタイミング信号Ｔ
Ｓ ２に従ってその時点における比較器３の出力（二す
をホールドする。
置の一例を示すブロック図である。第３図において、１
はデジタルパターンデータを発生するパターン発生器で
あり、被押（ｉＩｊＯ／Ａ変換器（以下Ｄ／Ａ変換器と
いう）２に加えるデジタルパターンデータＤ、を発生す
る。３はＤ／Ａ変換器２から変換出力されるアナログ信
号ＡＳと基準電圧発生器４から出力される基準電圧ｖｒ
とを比較する比較器であり、その出力信号はフリップ７
０ツブ５によりボールドされる。６は各部の動作を制御
するためのタイミング信号を出力するタイミング信号発
す器である。すなわち、パターン発生器１はタイミング
信号発生器６から加えられるタイミング信号ＴＳｏに従
ってデジタルパターンデータＤ、を発生し、Ｄ／Ａ変換
器２はタイミング信号発生器６から加えられるタイミン
グ信号ＴＳ、に従ってデジタルパターンデータＤ＋をア
ナログ信号Ａｓに変換し、フリップフロップ５はタイミ
ング１ｊ号発生器６から加えられるタイミング信号Ｔ
Ｓ ２に従ってその時点における比較器３の出力（二す
をホールドする。
第４図は、このような第３図の動作を説明するためのり
、イミングチヤードである。第４図に１おいて、（ａ）
はパターン発生器１からＤ／Ａ変換器２に出力されるデ
ジタルパターンデータＤ、を示すものであり、例えばＤ
／Ａ変換器２のフルスケール入力に対応したデータＸと
零入力に対応したデータＸ′とが各周期毎に交互に出力
される。これら各データＸ、Ｘ＝は、タイミング信号発
生器６からＤ／Ａ変換器２に加えられる（１））に示す
タイミング信号Ｔ Ｓ ＋に従って、タイミング信号Ｔ
Ｓ＋に立ら上がりから所定時間Ｔｌ！過模にＤ／Ａ変換
器２により（Ｃ）に示すようなアナログ信号Ａ’Ｓに９
換される。このアナログ信号へＳは、比較器３で暴準電
圧発生器４から出力される基準電圧ｖｒと比較される。
、イミングチヤードである。第４図に１おいて、（ａ）
はパターン発生器１からＤ／Ａ変換器２に出力されるデ
ジタルパターンデータＤ、を示すものであり、例えばＤ
／Ａ変換器２のフルスケール入力に対応したデータＸと
零入力に対応したデータＸ′とが各周期毎に交互に出力
される。これら各データＸ、Ｘ＝は、タイミング信号発
生器６からＤ／Ａ変換器２に加えられる（１））に示す
タイミング信号Ｔ Ｓ ＋に従って、タイミング信号Ｔ
Ｓ＋に立ら上がりから所定時間Ｔｌ！過模にＤ／Ａ変換
器２により（Ｃ）に示すようなアナログ信号Ａ’Ｓに９
換される。このアナログ信号へＳは、比較器３で暴準電
圧発生器４から出力される基準電圧ｖｒと比較される。
比較器３の出力信号は、タイミング信号発生器６から加
えられる（ｄ）に示すタイミング信号ＴＳ２に従ってフ
リップ７０ツブ５に逐次ホールドされる。これにより、
フリップ７０ツブ５の出力Ｆ３号ＯＵＴは、（ｅ）に示
すようにタイミング信号Ｔ Ｓ ２毎に変化することに
なる。
えられる（ｄ）に示すタイミング信号ＴＳ２に従ってフ
リップ７０ツブ５に逐次ホールドされる。これにより、
フリップ７０ツブ５の出力Ｆ３号ＯＵＴは、（ｅ）に示
すようにタイミング信号Ｔ Ｓ ２毎に変化することに
なる。
（発明が解決しようとする問題点）
しかし、このような構成によれば、フリップフロップ５
の出力仁Ｑ ＯＵ Ｔはタイミング信号ＴＳｔＦＪに変
化することから、各タイミングにお（プるフリップフロ
ップ５の出力信号０ｔＪＴを常に監視しな番ブればなら
ず、高速変換動作の特性試験を行うことは困難である。
の出力仁Ｑ ＯＵ Ｔはタイミング信号ＴＳｔＦＪに変
化することから、各タイミングにお（プるフリップフロ
ップ５の出力信号０ｔＪＴを常に監視しな番ブればなら
ず、高速変換動作の特性試験を行うことは困難である。
本発明は、このような点に着目してなされたものであっ
て、その目的は、比較的簡単な構成で、高速変換を行う
Ｄ／Ａ変換器のダイナミック応答試験が行える８ｉ置を
！に供することにある。
て、その目的は、比較的簡単な構成で、高速変換を行う
Ｄ／Ａ変換器のダイナミック応答試験が行える８ｉ置を
！に供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、試験対象Ｄ／へ変
換器に加えるデジタルパターンデータを発生するパター
ンデータ発生器と、試験対象Ｄ／Ａ変ｉｆｋ器で変換さ
れたアナログ信号と基準電圧とを比較する比較器と、比
較器の不一致出力をホールドするラッチ回路とで構成さ
れたことを特徴とする。
換器に加えるデジタルパターンデータを発生するパター
ンデータ発生器と、試験対象Ｄ／Ａ変ｉｆｋ器で変換さ
れたアナログ信号と基準電圧とを比較する比較器と、比
較器の不一致出力をホールドするラッチ回路とで構成さ
れたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
３図と同一部分には同一符号を付けている。第１図にお
いて、パターンデータ発生器１からはＤ／Ａ変換器２に
加えられるデジタルパターンデータＤ＋ とともに、Ｄ
／Ａ変換器２の零出力レベルあるいはフルスケール出力
レベルのいずれか一方に対する所定のり準電圧ｖｒとの
比較動作を禁止するために比較器３に加えられるデジタ
ルパターンデータＤ２が出力される。７は比較器３で比
較されたＤ／Ａ変換器２の零出力レベルあるいはフルス
ケール出力レベルのいずれか一方に対する所定の基準電
圧ｖｒとの不一致出力をホールドするラッチ回路である
。
３図と同一部分には同一符号を付けている。第１図にお
いて、パターンデータ発生器１からはＤ／Ａ変換器２に
加えられるデジタルパターンデータＤ＋ とともに、Ｄ
／Ａ変換器２の零出力レベルあるいはフルスケール出力
レベルのいずれか一方に対する所定のり準電圧ｖｒとの
比較動作を禁止するために比較器３に加えられるデジタ
ルパターンデータＤ２が出力される。７は比較器３で比
較されたＤ／Ａ変換器２の零出力レベルあるいはフルス
ケール出力レベルのいずれか一方に対する所定の基準電
圧ｖｒとの不一致出力をホールドするラッチ回路である
。
第２図は、第１図の動作を説明するためのタイミングチ
ャートである。第２図において、（ａ）はパターン発生
器１からＤ／Ａ変換器２に出力されるデジタルパターン
データＤ１を示し、（ｂ）はタイミング信号発生器６か
らＤ／Ａ変換器２に加えられるタイミング信号Ｔ Ｓ
＋を示し、（Ｃ）はＤ／Ａ変換器２から変換出力される
アナ「−１グ信号Ａｓを示し、（ｄ）はタイミング信号
発！［器６からラッチ回路７に加えられる加えられるタ
イミング信号ＴＳ２を示している。（ｅ）は、Ｄ ／
Ａ変換器２の零出力レベルに対する所定の基準電圧■ｒ
との比較動作を禁止するためにパターンデータ発生器１
から比較器３に加えられるデジタルパターンデータＤ２
である。すなわち、デジタルパターンデータＤ２がＨレ
ベルの区間において、フルスケール出力レベルと所定の
基準電圧Ｖｒとの比較動作が行われる。（「）は、ラッ
チ回路７にラッチされて外部に出力されるデータＯｔＪ
ｌ’を示している。ここで、ラッチ回路７は、時ｉｌ
ｌ ｔ ＋のようにＤ／Ａ変換器２で変換されるアナロ
グ信号Ａｓのレベルが基準電圧ｒのレベルを越えている
場合には２つの信号は一致しているものとして比較出力
データをラッチしないが、時刻ｔ２のようにＤ／Ａ変換
器２で変換されるアナログ信号ΔＳのレベルが基準電圧
Ｖｒのレベルに達していない場合には２つの信号は一致
していないものどじて比較出力データをラッチする。こ
のようにしてラッチされたデータＯＵＴは、クリア信号
が加えられるまでボールドされる。
ャートである。第２図において、（ａ）はパターン発生
器１からＤ／Ａ変換器２に出力されるデジタルパターン
データＤ１を示し、（ｂ）はタイミング信号発生器６か
らＤ／Ａ変換器２に加えられるタイミング信号Ｔ Ｓ
＋を示し、（Ｃ）はＤ／Ａ変換器２から変換出力される
アナ「−１グ信号Ａｓを示し、（ｄ）はタイミング信号
発！［器６からラッチ回路７に加えられる加えられるタ
イミング信号ＴＳ２を示している。（ｅ）は、Ｄ ／
Ａ変換器２の零出力レベルに対する所定の基準電圧■ｒ
との比較動作を禁止するためにパターンデータ発生器１
から比較器３に加えられるデジタルパターンデータＤ２
である。すなわち、デジタルパターンデータＤ２がＨレ
ベルの区間において、フルスケール出力レベルと所定の
基準電圧Ｖｒとの比較動作が行われる。（「）は、ラッ
チ回路７にラッチされて外部に出力されるデータＯｔＪ
ｌ’を示している。ここで、ラッチ回路７は、時ｉｌ
ｌ ｔ ＋のようにＤ／Ａ変換器２で変換されるアナロ
グ信号Ａｓのレベルが基準電圧ｒのレベルを越えている
場合には２つの信号は一致しているものとして比較出力
データをラッチしないが、時刻ｔ２のようにＤ／Ａ変換
器２で変換されるアナログ信号ΔＳのレベルが基準電圧
Ｖｒのレベルに達していない場合には２つの信号は一致
していないものどじて比較出力データをラッチする。こ
のようにしてラッチされたデータＯＵＴは、クリア信号
が加えられるまでボールドされる。
このように、ラッチ回路７はＤ ／△変換器２の誤動作
の検出信号をホールドすることから、従来のように各局
Ｉｆｆに比較器の比較結果を判断しなくてもよく、変換
速度が１００ＭＨｚ以上のようなｌ＠ｉ速Ｄ／り変換器
のダイナミック応答特性試験も簡単に行うことができる
。
の検出信号をホールドすることから、従来のように各局
Ｉｆｆに比較器の比較結果を判断しなくてもよく、変換
速度が１００ＭＨｚ以上のようなｌ＠ｉ速Ｄ／り変換器
のダイナミック応答特性試験も簡単に行うことができる
。
なお、上記実施例では、タイミング信号光生温６からラ
ッチ回路７にタイミング信号Ｔ Ｓ ２が１周期に１発
加えられるようにしてパターンデータ発生器１の出力信
号でＤ／Ａ変換器２の零変換出力に対する比較器３の比
較動作をマスクする例を示したが、タイミング信号発生
器６からラッチ回路７に加えられるタイミング信号ＴＳ
２が２周期に１回加えられるようにυ制御してもよい。
ッチ回路７にタイミング信号Ｔ Ｓ ２が１周期に１発
加えられるようにしてパターンデータ発生器１の出力信
号でＤ／Ａ変換器２の零変換出力に対する比較器３の比
較動作をマスクする例を示したが、タイミング信号発生
器６からラッチ回路７に加えられるタイミング信号ＴＳ
２が２周期に１回加えられるようにυ制御してもよい。
また、Ｄ／Ａ変換器２のフルスケール変換出力に対する
比較器３の比較チカ作をマスクするようにしてもよい。
比較器３の比較チカ作をマスクするようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、比較的簡Ｉ１１
％１Ｍ成で、高速変換を行うＤ／Ａ変換器のダイナミッ
ク応答試験が行えるＤ／Ａ変操器応答試験装りが実現で
き、実用上の効果は大きい。
％１Ｍ成で、高速変換を行うＤ／Ａ変換器のダイナミッ
ク応答試験が行えるＤ／Ａ変操器応答試験装りが実現で
き、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図、第４図は第
３図の動作を説明するためのタイミングチャートである
。 １・・・パターンデータ発生器、２・・・Ｄ／Ａ変換器
、３・・・比較器、４・・・基準電圧発生器、６・・・
タイミング信号発生器、７・・・ラッチ回路。 第１図 第２図 第３図 す 第４図 とごノθＬＩＴ
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図、第４図は第
３図の動作を説明するためのタイミングチャートである
。 １・・・パターンデータ発生器、２・・・Ｄ／Ａ変換器
、３・・・比較器、４・・・基準電圧発生器、６・・・
タイミング信号発生器、７・・・ラッチ回路。 第１図 第２図 第３図 す 第４図 とごノθＬＩＴ
Claims (1)
- 試験対象Ｄ／Ａ変換器に加えるデジタルパターンデータ
を発生するパターンデータ発生器と、試験対象Ｄ／Ａ変
換器で変換されたアナログ信号と基準電圧とを比較する
比較器と、比較器の不一致出力をホールドするラッチ回
路とで構成されたことを特徴とするＤ／Ａ変換器応答試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049586A JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049586A JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315532A true JPS6315532A (ja) | 1988-01-22 |
| JPH0446490B2 JPH0446490B2 (ja) | 1992-07-30 |
Family
ID=15716173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16049586A Granted JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196628A (zh) * | 2016-03-15 | 2017-09-22 | 中国科学院微电子研究所 | 动态比较器噪声性能的控制方法及系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118431A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Controller of digital-to-analog converter |
| JPS60232721A (ja) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | デジタル・アナログ変換器用試験装置 |
-
1986
- 1986-07-08 JP JP16049586A patent/JPS6315532A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118431A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Controller of digital-to-analog converter |
| JPS60232721A (ja) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | デジタル・アナログ変換器用試験装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196628A (zh) * | 2016-03-15 | 2017-09-22 | 中国科学院微电子研究所 | 动态比较器噪声性能的控制方法及系统 |
| CN107196628B (zh) * | 2016-03-15 | 2020-11-24 | 中国科学院微电子研究所 | 动态比较器噪声性能的控制方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446490B2 (ja) | 1992-07-30 |
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