JPH0446490B2 - - Google Patents
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- Publication number
- JPH0446490B2 JPH0446490B2 JP61160495A JP16049586A JPH0446490B2 JP H0446490 B2 JPH0446490 B2 JP H0446490B2 JP 61160495 A JP61160495 A JP 61160495A JP 16049586 A JP16049586 A JP 16049586A JP H0446490 B2 JPH0446490 B2 JP H0446490B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｄ／Ａ変換器応答試験装置に関する
ものであり、詳しくは、高速型のＤ／Ａ変換器の
応答試験に好適な装置に関するものである。
ものであり、詳しくは、高速型のＤ／Ａ変換器の
応答試験に好適な装置に関するものである。
（従来の技術）
第３図は、従来のＤ／Ａ変較器の応答特性を試
験する装置の一例を示すブロツク図である。第３
図において、１はデジタルパターンデータを発生
するパターン発生器であり、被評価Ｄ／Ａ変換器
（以下Ｄ／Ａ変換器という）２に加えるデジタル
パターンデータD1を発生する。３はＤ／Ａ変換
器２から変換出力されるアナログ信号ASと基準
電圧発生器４から出力される基準電圧Vrとを比
較する比較器であり、その出力信号はフリツプフ
ロツプ５によりホールドされる。６は各部の動作
を制御するためのタイミング信号を出力するタイ
ミング信号発生器である。すなわち、パターン発
生器１はタイミング信号発生器６から加えられる
タイミング信号TS0に従つてデジタルパターンデ
ータD1として第１レベルに対応したデジタルパ
ターンデータと第２レベルに対応したデジタルパ
ターンデータを交互に発生し、Ｄ／Ａ変換器２は
タイミング信号発生器６から加えられるタイミン
グ信号TS1に従つてデジタルパターンデータD1を
アナログ信号ASに変換し、フリツプフロツプ５
はタイミング信号発生器６から加えられるタイミ
ング信号TS2に従つてその時点における比較器３
の出力信号をホールドする。
験する装置の一例を示すブロツク図である。第３
図において、１はデジタルパターンデータを発生
するパターン発生器であり、被評価Ｄ／Ａ変換器
（以下Ｄ／Ａ変換器という）２に加えるデジタル
パターンデータD1を発生する。３はＤ／Ａ変換
器２から変換出力されるアナログ信号ASと基準
電圧発生器４から出力される基準電圧Vrとを比
較する比較器であり、その出力信号はフリツプフ
ロツプ５によりホールドされる。６は各部の動作
を制御するためのタイミング信号を出力するタイ
ミング信号発生器である。すなわち、パターン発
生器１はタイミング信号発生器６から加えられる
タイミング信号TS0に従つてデジタルパターンデ
ータD1として第１レベルに対応したデジタルパ
ターンデータと第２レベルに対応したデジタルパ
ターンデータを交互に発生し、Ｄ／Ａ変換器２は
タイミング信号発生器６から加えられるタイミン
グ信号TS1に従つてデジタルパターンデータD1を
アナログ信号ASに変換し、フリツプフロツプ５
はタイミング信号発生器６から加えられるタイミ
ング信号TS2に従つてその時点における比較器３
の出力信号をホールドする。
第４図は、このような第３図の動作を説明する
ためのタイミングチヤートである。第４図におい
て、ａはパターン発生器１からＤ／Ａ変換器２に
出力されるデジタルパターンデータD1を示すも
のであり、例えば第１レベルとしてＤ／Ａ変換器
２のフルスケール入力に対応したデータＸと第２
レベルとして零入力に対応したデータX′とが各
周期毎に交互に出力される。これら各データＸ，
X′は、タイミング信号発生器６からＤ／Ａ変換
器２に加えられるｂに示すタイミング信号TS1に
従つて、タイミング信号TS1の立ち上がりから所
定時間Td経過後にＤ／Ａ変換器２によりｃに示
すようなアナログ信号ASに変換される。このア
ナログ信号ASは、比較器３で基準電圧発生器４
から出力される直流の基準電圧Vrと比較される。
比較器３の出力信号は、タイミング信号発生器６
から加えられるｄに示すタイミング信号TS2に従
つてフリツプフロツプ５に逐次ホールドされる。
これにより、フリツプフロツプ５の出力信号
OUTは、ｅに示すようにタイミング信号TS2毎
に変化することになる。
ためのタイミングチヤートである。第４図におい
て、ａはパターン発生器１からＤ／Ａ変換器２に
出力されるデジタルパターンデータD1を示すも
のであり、例えば第１レベルとしてＤ／Ａ変換器
２のフルスケール入力に対応したデータＸと第２
レベルとして零入力に対応したデータX′とが各
周期毎に交互に出力される。これら各データＸ，
X′は、タイミング信号発生器６からＤ／Ａ変換
器２に加えられるｂに示すタイミング信号TS1に
従つて、タイミング信号TS1の立ち上がりから所
定時間Td経過後にＤ／Ａ変換器２によりｃに示
すようなアナログ信号ASに変換される。このア
ナログ信号ASは、比較器３で基準電圧発生器４
から出力される直流の基準電圧Vrと比較される。
比較器３の出力信号は、タイミング信号発生器６
から加えられるｄに示すタイミング信号TS2に従
つてフリツプフロツプ５に逐次ホールドされる。
これにより、フリツプフロツプ５の出力信号
OUTは、ｅに示すようにタイミング信号TS2毎
に変化することになる。
（発明が解決しようとする問題点）
しかし、このような構成によれば、フリツプフ
ロツプ５の出力信号OUTは、タイミング信号
TS2毎に変化することから、各タイミングにおけ
るフリツプフロツプ５の出力信号OUTを常に監
視しなければならず、高速変換動作の特性試験を
行うことは困難である。
ロツプ５の出力信号OUTは、タイミング信号
TS2毎に変化することから、各タイミングにおけ
るフリツプフロツプ５の出力信号OUTを常に監
視しなければならず、高速変換動作の特性試験を
行うことは困難である。
本発明は、このような点に着目してなされたも
のであつて、その目的は、比較的簡単な構成で、
高速変換を行うＤ／Ａ変換器のダイナミツク応答
試験が行える装置を提供することにある。
のであつて、その目的は、比較的簡単な構成で、
高速変換を行うＤ／Ａ変換器のダイナミツク応答
試験が行える装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、
試験対象Ｄ／Ａ変換器に加えるフルスケール入
力に対応した第１レベルを表すデジタルパターン
データと零入力に対応した第２レベルを表すデジ
タルパターンデータを各周期毎に交互に出力する
とともに、試験対象Ｄ／Ａ変換器の第１レベルの
換出力または第２レベルの変換出力のいずれかに
対する比較器の比較動作を選択的に禁止するデジ
タルパターンデータを発生するパターンデータ発
生器と、 パターンデータ発生器から試験対象Ｄ／Ａ変換
器に加えられるデジタルパターンデータの第１レ
ベルおよび第２レベルに対応した直流の基準電圧
を前記比較器の比較動作の禁止の切り換えに連動
して選択的に切換出力する基準電圧発生器と、 これら試験対象Ｄ／Ａ変換器で変換されたアナ
ログ信号と基準電圧発生器から出力される基準電
圧とを比較する比較器と、 この比較器の不一致出力を試験対象Ｄ／Ａ変換
器のＤ／Ａ変換応答誤動作検出信号としてホール
ドするラツチ回路とで構成されたことを特徴とす
る。
力に対応した第１レベルを表すデジタルパターン
データと零入力に対応した第２レベルを表すデジ
タルパターンデータを各周期毎に交互に出力する
とともに、試験対象Ｄ／Ａ変換器の第１レベルの
換出力または第２レベルの変換出力のいずれかに
対する比較器の比較動作を選択的に禁止するデジ
タルパターンデータを発生するパターンデータ発
生器と、 パターンデータ発生器から試験対象Ｄ／Ａ変換
器に加えられるデジタルパターンデータの第１レ
ベルおよび第２レベルに対応した直流の基準電圧
を前記比較器の比較動作の禁止の切り換えに連動
して選択的に切換出力する基準電圧発生器と、 これら試験対象Ｄ／Ａ変換器で変換されたアナ
ログ信号と基準電圧発生器から出力される基準電
圧とを比較する比較器と、 この比較器の不一致出力を試験対象Ｄ／Ａ変換
器のＤ／Ａ変換応答誤動作検出信号としてホール
ドするラツチ回路とで構成されたことを特徴とす
る。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例を示すブロツク図で
あり、第３図と同一部分には同一符号を付けてい
る。第１図において、パターンデータ発生器１か
らはＤ／Ａ変換器２に加えられる第１レベル、第
２レベルのデジタルパターンデータD1とともに、
Ｄ／Ａ変換器２の零出力レベル（第２レベル）あ
るいはフルスケール出力レベル（第１レベル）の
いずれか一方に対する所定の基準電圧Vrとの比
較動作を禁止するために比較器３に加えられるデ
ジタルパターンデータD2が出力される。基準電
圧発生器４は、パターンデータ発生器１からＤ／
Ａ変換器２に加えられるデジタルパターンデータ
の第１レベルおよび第２レベルに対応して直流の
基準電圧を、比較器３の比較動作の禁止の切り換
えに連動して選択的に切換出力する。７は比較器
３で比較されたＤ／Ａ変換器２の零出力レベルあ
るいはフルケース出力レベルにいずれか一方に対
する所定の基準電圧Vrとの不一致出力をＤ／Ａ
変換器のＤ／Ａ変換応答誤動作検出信号としてホ
ールドするラツチ回路である。
あり、第３図と同一部分には同一符号を付けてい
る。第１図において、パターンデータ発生器１か
らはＤ／Ａ変換器２に加えられる第１レベル、第
２レベルのデジタルパターンデータD1とともに、
Ｄ／Ａ変換器２の零出力レベル（第２レベル）あ
るいはフルスケール出力レベル（第１レベル）の
いずれか一方に対する所定の基準電圧Vrとの比
較動作を禁止するために比較器３に加えられるデ
ジタルパターンデータD2が出力される。基準電
圧発生器４は、パターンデータ発生器１からＤ／
Ａ変換器２に加えられるデジタルパターンデータ
の第１レベルおよび第２レベルに対応して直流の
基準電圧を、比較器３の比較動作の禁止の切り換
えに連動して選択的に切換出力する。７は比較器
３で比較されたＤ／Ａ変換器２の零出力レベルあ
るいはフルケース出力レベルにいずれか一方に対
する所定の基準電圧Vrとの不一致出力をＤ／Ａ
変換器のＤ／Ａ変換応答誤動作検出信号としてホ
ールドするラツチ回路である。
第２図は、第１図の動作を説明するためのタイ
ミングチヤートである。なお、比較器３の比較動
作の禁止の切り換え後の応答試験は、回路が安定
化するのに十分な時間経過後に行われる。第２図
において、ａはパターンデータ発生器１からＤ／
Ａ変換器２に出力されるデジタルパターンデータ
D1を示し、ｂはタイミング信号発生器６から
Ｄ／Ａ変換器２に加えられるタイミング信号TS1
を示し、ｃはＤ／Ａ変換器２から変換出力される
アナログ信号ASを示し、ｄはタイミング信号発
生器６からラツチ回路７に加えられるタイミング
信号TS2を示している。ｅは、Ｄ／Ａ変換器２の
零出力レベルに対する所定の基準電圧Vrとの比
較動作を禁止するためにパターンデータ発生器１
から比較器３に加えられるデジタルパターンデー
タD2である。すなわち、デジタルパターンデー
タD2がＨレベルの区間において、フルケース出
力レベル（第１レベル）と所定の基準電圧Vrと
の比較動作が行われる。ｆは、ラツチ回路７にラ
ツチされて外部に出力されるデータOUTを示し
ている。ここで、ラツチ回路７は、時刻t1のよう
にＤ／Ａ変換器２で変換されるアナログ信号AS
のレベルが基準電圧Vrのレベルを越えている場
合には２つの信号は一致しているものとして比較
出力データをラツチしないが、時刻t2のように
Ｄ／Ａ変換器２で変換されるアナログ信号ASの
レベルが基準電圧Vrのレベルに達していない場
合には２つの信号は一致していないものとして比
較出力データをラツチする。このようにしてラツ
チされたデータOUTは、クリア信号が加えられ
るまでホールドされる。
ミングチヤートである。なお、比較器３の比較動
作の禁止の切り換え後の応答試験は、回路が安定
化するのに十分な時間経過後に行われる。第２図
において、ａはパターンデータ発生器１からＤ／
Ａ変換器２に出力されるデジタルパターンデータ
D1を示し、ｂはタイミング信号発生器６から
Ｄ／Ａ変換器２に加えられるタイミング信号TS1
を示し、ｃはＤ／Ａ変換器２から変換出力される
アナログ信号ASを示し、ｄはタイミング信号発
生器６からラツチ回路７に加えられるタイミング
信号TS2を示している。ｅは、Ｄ／Ａ変換器２の
零出力レベルに対する所定の基準電圧Vrとの比
較動作を禁止するためにパターンデータ発生器１
から比較器３に加えられるデジタルパターンデー
タD2である。すなわち、デジタルパターンデー
タD2がＨレベルの区間において、フルケース出
力レベル（第１レベル）と所定の基準電圧Vrと
の比較動作が行われる。ｆは、ラツチ回路７にラ
ツチされて外部に出力されるデータOUTを示し
ている。ここで、ラツチ回路７は、時刻t1のよう
にＤ／Ａ変換器２で変換されるアナログ信号AS
のレベルが基準電圧Vrのレベルを越えている場
合には２つの信号は一致しているものとして比較
出力データをラツチしないが、時刻t2のように
Ｄ／Ａ変換器２で変換されるアナログ信号ASの
レベルが基準電圧Vrのレベルに達していない場
合には２つの信号は一致していないものとして比
較出力データをラツチする。このようにしてラツ
チされたデータOUTは、クリア信号が加えられ
るまでホールドされる。
このように、ラツチ回路７はＤ／Ａ変換器２の
Ｄ／Ａ変換応答誤動作の検出信号をホールドする
ことから、従来のように各周期毎に比較器の比較
結果を判断しなくてもよく、変換速度が100MHz
以上のような高速Ｄ／Ａ変換器のダイナミツク応
答特性試験も簡単に行うことができる。すなわ
ち、このような構成によれば、Ｄ／Ａ変換器２に
入力されるデジタルパターンデータD1が第１レ
ベルと第２レベルの相互間で変化した場合のＤ／
Ａ変換器２の遷移動作の不具合を確実にラツチで
きる。
Ｄ／Ａ変換応答誤動作の検出信号をホールドする
ことから、従来のように各周期毎に比較器の比較
結果を判断しなくてもよく、変換速度が100MHz
以上のような高速Ｄ／Ａ変換器のダイナミツク応
答特性試験も簡単に行うことができる。すなわ
ち、このような構成によれば、Ｄ／Ａ変換器２に
入力されるデジタルパターンデータD1が第１レ
ベルと第２レベルの相互間で変化した場合のＤ／
Ａ変換器２の遷移動作の不具合を確実にラツチで
きる。
なお、上記実施例では、タイミング信号発生器
６からラツチ回路７にタイミング信号TS2が１周
期に１発加えられるようにしてパターンデータ発
生器１の出力信号D2でＤ／Ａ変換器２の第２レ
ベルの零変換出力に対する比較器３の比較動作を
マスクする例を示したが、タイミング信号発生器
６からラツチ回路７に加えられるタイミング信号
TS2が２周期に１回加えられるように制御しても
よい。
６からラツチ回路７にタイミング信号TS2が１周
期に１発加えられるようにしてパターンデータ発
生器１の出力信号D2でＤ／Ａ変換器２の第２レ
ベルの零変換出力に対する比較器３の比較動作を
マスクする例を示したが、タイミング信号発生器
６からラツチ回路７に加えられるタイミング信号
TS2が２周期に１回加えられるように制御しても
よい。
また、Ｄ／Ａ変換器２の第１レベルフルケース
変換出力に対する比較器３の比較動作をマスクす
るようにしてもよい。
変換出力に対する比較器３の比較動作をマスクす
るようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、比較的
簡単な構成で、高速変換を行うＤ／Ａ変換器のダ
イナミツク応答試験が行えるＤ／Ａ変換器応答試
験装置が実現でき、実用上の効果は大きい。
簡単な構成で、高速変換を行うＤ／Ａ変換器のダ
イナミツク応答試験が行えるＤ／Ａ変換器応答試
験装置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の動作を説明するためのタイミン
グチヤート、第３図は従来の装置の一例を示すブ
ロツク図、第４図は第３図の動作を説明するため
のタイミングチヤートである。 １…パターンデータ発生器、２…Ｄ／Ａ変換
器、３…比較器、４…基準電圧発生器、６…タイ
ミング信号発生器、７…ラツチ回路。
第２図は第１図の動作を説明するためのタイミン
グチヤート、第３図は従来の装置の一例を示すブ
ロツク図、第４図は第３図の動作を説明するため
のタイミングチヤートである。 １…パターンデータ発生器、２…Ｄ／Ａ変換
器、３…比較器、４…基準電圧発生器、６…タイ
ミング信号発生器、７…ラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 試験対象Ｄ／Ａ変換器に加えるフルスケール
入力に対応した第１レベルを表すデジタルパター
ンデータと零入力に対応した第２レベルを表すデ
ジタルパターンデータを各周期毎に交互に出力す
るとともに、試験対象Ｄ／Ａ変換器の第１レベル
の変換出力または第２レベルの変換出力のいずれ
かに対する比較器の比較動作を選択的に禁止する
デジタルパターンデータを発生するパターンデー
タ発生器と、 パターンデータ発生器から試験対象Ｄ／Ａ変換
器に加えられるデジタルパターンデータの第１レ
ベルおよび第２レベルに対応した直流の基準電圧
を前記比較器の比較動作の禁止の切り換えに連動
して選択的に切換出力する基準電圧発生器と、 これら試験対象Ｄ／Ａ変換器で変換されたアナ
ログ信号と基準電圧発生器から出力される直流電
圧とを比較する比較器と、 この比較器の不一致出力を試験対象Ｄ／Ａ変換
器のＤ／Ａ変換器応答誤動作検出信号としてホー
ルドするラツチ回路とで構成されたことを特徴と
するＤ／Ａ変換器応答試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049586A JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049586A JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315532A JPS6315532A (ja) | 1988-01-22 |
| JPH0446490B2 true JPH0446490B2 (ja) | 1992-07-30 |
Family
ID=15716173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16049586A Granted JPS6315532A (ja) | 1986-07-08 | 1986-07-08 | Ｄ／ａ変換器応答試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315532A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196628B (zh) * | 2016-03-15 | 2020-11-24 | 中国科学院微电子研究所 | 动态比较器噪声性能的控制方法及系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118431A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Controller of digital-to-analog converter |
| JPS60232721A (ja) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | デジタル・アナログ変換器用試験装置 |
-
1986
- 1986-07-08 JP JP16049586A patent/JPS6315532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315532A (ja) | 1988-01-22 |
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